[發明專利]存儲器、其制造方法及半導體器件

有效

• 申請號: 201710672505.6
• 申請日: 2017-08-08
• 公開（公告）號: CN107492550B
• 公開（公告）日: 2018-07-20
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 睿力集成電路有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 智云

1.一種存儲器的制造方法，其特征在于，所述存儲器的制造方法包括：

提供一襯底，所述襯底包括一單元區域及位于所述單元區域外的一外圍區域，所述單元區域的襯底上形成有一介質層，所述介質層中形成有一位線接觸開口，所述外圍區域的襯底上形成有一導電層，所述導電層的底面不高于所述介質層的頂面；

形成一位線插塞材料層，所述位線插塞材料層覆蓋所述位線接觸開口、所述介質層及所述導電層；

回刻蝕所述位線插塞材料層，去除所述介質層及所述導電層表面的所述位線插塞材料層以及去除所述位線接觸開口中的部分厚度的所述位線插塞材料層，剩余的所述位線插塞材料層覆蓋所述位線接觸開口的底面及靠近所述底面的部分側面；

形成一保護層，所述保護層位于剩余的所述位線插塞材料層上并覆蓋未被所述位線插塞材料層覆蓋的部分側面；

填充所述位線接觸開口，以在所述位線接觸開口中形成一位線插塞；

形成一位線材料層，所述位線材料層覆蓋所述位線插塞、所述介質層及所述導電層；

刻蝕所述位線材料層及所述導電層，以在所述單元區域由所述位線材料層形成一位線，所述位線與所述位線插塞電連接，并在所述外圍區域由所述導電層形成一第一導線；及

形成一填充層，所述填充層填充所述位線插塞和所述介質層之間的間隙。

2.如權利要求1所述的存儲器的制造方法，其特征在于，所述位線插塞和所述保護層的刻蝕選擇比大于等于10，所述保護層的截面寬度為5nm～10nm。

3.如權利要求1所述的存儲器的制造方法，其特征在于，所述保護層的材料為氮化物，所述位線插塞及所述導電層的材料均為多晶硅。

4.如權利要求1所述的存儲器的制造方法，其特征在于，形成所述填充層的步驟中，所述填充層還形成于所述襯底上，并覆蓋所述位線、所述第一導線及所述介質層。

5.如權利要求1所述的存儲器的制造方法，其特征在于，所述位線接觸開口自所述介質層的表面深入至所述襯底，其中，所述位線接觸開口在所述襯底中的部分的深度為10nm～15nm。

6.如權利要求1所述的存儲器的制造方法，其特征在于，在刻蝕所述位線材料層及所述導電層的步驟中，刻蝕所述位線材料層時，在所述外圍區域由所述位線材料層形成一第二導線，所述第二導線與所述導電層電連接，在刻蝕所述導電層之后，所述第一導線疊置于所述第二導線之下。

7.如權利要求1至6任一項所述的存儲器的制造方法，其特征在于，在刻蝕所述位線材料層及所述導電層的步驟中，刻蝕所述位線材料層時，所述保護層被移除，以顯露出所述位線插塞和所述介質層之間的所述間隙。

8.如權利要求7所述的存儲器的制造方法，其特征在于，在刻蝕所述位線材料層及所述導電層的步驟中，刻蝕所述導電層時，同時刻蝕所述位線插塞的側緣，以加深所述位線插塞和所述介質層之間的所述間隙的深度，所述間隙的底部顯露所述襯底的隔離結構。