[發(fā)明專利]任意分頻比時(shí)鐘產(chǎn)生電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201710670091.3
• 申請(qǐng)日: 2017-08-08
• 公開（公告）號(hào): CN107395160B
• 公開（公告）日: 2023-09-12
• 發(fā)明（設(shè)計(jì)）人: 關(guān)碩;陳光勝
• 申請(qǐng)（專利權(quán)）人: 上海東軟載波微電子有限公司
• 主分類號(hào): H03K3/023
• 分類號(hào): H03K3/023
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 潘彥君;吳敏

1.一種任意分頻比時(shí)鐘產(chǎn)生電路，其特征在于，包括：電壓控制電路、第一電荷存儲(chǔ)器、比較器以及第一開關(guān)電路，其中：

所述電壓控制電路，設(shè)置在第一電壓源與所述第一電荷存儲(chǔ)器之間，適于以預(yù)設(shè)周期單調(diào)線性增加所述第一電荷存儲(chǔ)器的第一端電壓；所述預(yù)設(shè)周期根據(jù)預(yù)設(shè)時(shí)鐘源輸出的原始時(shí)鐘信號(hào)的頻率設(shè)定；

所述第一電荷存儲(chǔ)器，第一端與所述比較器的第一輸入端耦接，第二端的電位為第一電位；所述第一電荷存儲(chǔ)器的電容值由目標(biāo)分頻比N預(yù)先設(shè)定；

所述比較器，第二輸入端與第二電壓源耦接，輸出端與所述第一開關(guān)電路的控制端耦接，所述比較器的輸出信號(hào)為所述第二電壓源的輸出電壓與所述第一電荷存儲(chǔ)器的第一端電壓的比較結(jié)果；所述輸出信號(hào)為對(duì)所述原始時(shí)鐘信號(hào)進(jìn)行N分頻后的時(shí)鐘信號(hào)；N為任意正有理數(shù)；所述比較器的輸出端還設(shè)置有低通濾波器；

所述第一開關(guān)電路，第一端與所述第一電荷存儲(chǔ)器的第一端耦接，控制端與所述比較器的輸出端耦接，第二端的電位為所述第一電位，適于在所述比較結(jié)果為所述第一電荷存儲(chǔ)器的第一端電壓達(dá)到所述第二電壓源的輸出電壓時(shí)導(dǎo)通，且所述第一電位對(duì)應(yīng)的電壓小于所述第二電壓源的輸出電壓。

2.如權(quán)利要求1所述的任意分頻比時(shí)鐘產(chǎn)生電路，其特征在于，還包括：M分頻電路，與所述比較器的輸出端耦接，適于對(duì)所述比較器的輸出信號(hào)進(jìn)行M次分頻并輸出；M為任意正有理數(shù)。

3.如權(quán)利要求1所述的任意分頻比時(shí)鐘產(chǎn)生電路，其特征在于，還包括：延遲電路，耦接在所述比較器的輸出端與所述第一開關(guān)電路的控制端之間，適于檢測(cè)到所述比較結(jié)果為所述第一電荷存儲(chǔ)器的第一端電壓達(dá)到所述第二電壓源的輸出電壓時(shí)，延遲預(yù)設(shè)時(shí)長(zhǎng)后將所述比較結(jié)果對(duì)應(yīng)的電平輸出至所述第一開關(guān)電路的控制端；所述預(yù)設(shè)時(shí)長(zhǎng)不大于所述原始時(shí)鐘信號(hào)的半周期。

4.如權(quán)利要求1所述的任意分頻比時(shí)鐘產(chǎn)生電路，其特征在于，所述電壓控制電路，包括：第二開關(guān)電路、第三開關(guān)電路、第四開關(guān)電路、第五開關(guān)電路、第二電荷存儲(chǔ)器以及電壓采樣保持電路，其中：

所述第二開關(guān)電路，第一端與所述第一電壓源耦接，第二端與所述第二電荷存儲(chǔ)器的第一端耦接；

所述第三開關(guān)電路，第一端與所述第二電荷存儲(chǔ)器的第二端耦接，第二端的電位為所述第一電位；

所述第四開關(guān)電路，第一端與所述第二電荷存儲(chǔ)器的第一端耦接，第二端與所述第一電荷存儲(chǔ)器的第一端耦接；

所述第五開關(guān)電路，第一端與所述第二電荷存儲(chǔ)器的第二端耦接，第二端與所述電壓采樣保持電路耦接；

所述第二電荷存儲(chǔ)器，第一端分別與所述第二開關(guān)電路的第二端、所述第四開關(guān)電路的第一端耦接，第二端分別與所述第三開關(guān)電路的第一端、所述第五開關(guān)電路的第一端耦接；

所述電壓采樣保持電路，耦接在所述第五開關(guān)電路的第二端與第一電荷存儲(chǔ)器的第一端之間，適于在第i周期采樣所述第一電荷存儲(chǔ)器的第一端電壓，并在第i+1周期將所述第二電荷存儲(chǔ)器的第二端電壓設(shè)置為第i周期所述第一電荷存儲(chǔ)器的第一端電壓，在第i+1周期內(nèi)所述第四開關(guān)電路斷開時(shí)保持所述第一電荷存儲(chǔ)器的第一端電壓為第i周期所述第一電荷存儲(chǔ)器的第一端電壓；i為正整數(shù)；

所述第二開關(guān)電路的控制端、所述第三開關(guān)電路的控制端、所述第四開關(guān)電路的控制端以及所述第五開關(guān)電路的控制端均輸入所述時(shí)鐘源輸出的原始時(shí)鐘信號(hào)；

所述第二開關(guān)電路、所述第三開關(guān)電路適于在所述原始時(shí)鐘信號(hào)為高電平時(shí)導(dǎo)通，在低電平時(shí)斷開；所述第四開關(guān)電路、所述第五開關(guān)電路適于在所述原始時(shí)鐘信號(hào)為低電平時(shí)導(dǎo)通，在高電平時(shí)斷開；

或，所述第四開關(guān)電路、所述第五開關(guān)電路適于在所述原始時(shí)鐘信號(hào)為高電平時(shí)導(dǎo)通，在低電平時(shí)斷開；所述第二開關(guān)電路、所述第三開關(guān)電路適于在所述原始時(shí)鐘信號(hào)為低電平時(shí)導(dǎo)通，在高電平時(shí)斷開。