[發(fā)明專利]數(shù)據(jù)寫入方法及內(nèi)存系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201710667673.6
• 申請(qǐng)日: 2013-06-29
• 公開(kāi)（公告）號(hào): CN107577614B
• 公開(kāi)（公告）日: 2020-10-16
• 發(fā)明（設(shè)計(jì)）人: 夏飛;蔣德鈞;熊勁
• 申請(qǐng)（專利權(quán)）人: 華為技術(shù)有限公司;中國(guó)科學(xué)院計(jì)算技術(shù)研究所
• 主分類號(hào): G06F12/06
• 分類號(hào): G06F12/06
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

本發(fā)明實(shí)施例提供一種數(shù)據(jù)寫入方法及內(nèi)存系統(tǒng)，該方法適用于至少包括內(nèi)存控制器與內(nèi)存設(shè)備的內(nèi)存系統(tǒng)，該方法包括：內(nèi)存控制器接收高速緩存發(fā)送的變化信息，變化信息為高速緩存將最后一級(jí)緩存LLC的第一待寫入高速緩存條Cache Line劃分為至少一個(gè)數(shù)據(jù)塊后，生成的指示各數(shù)據(jù)塊上的數(shù)據(jù)是否發(fā)生變化的信息，內(nèi)存控制器根據(jù)變化信息，對(duì)于數(shù)據(jù)發(fā)生變化的各變化數(shù)據(jù)塊，向內(nèi)存設(shè)備發(fā)送對(duì)應(yīng)的列地址和數(shù)據(jù)，使內(nèi)存設(shè)備對(duì)各變化數(shù)據(jù)塊進(jìn)行數(shù)據(jù)寫入；對(duì)于數(shù)據(jù)未發(fā)生變化的數(shù)據(jù)塊，不進(jìn)行寫入，從而實(shí)現(xiàn)對(duì)有效數(shù)據(jù)的快速寫入，降低內(nèi)存系統(tǒng)的能耗、提高內(nèi)存系統(tǒng)的性能的目的。

技術(shù)領(lǐng)域

本發(fā)明實(shí)施例涉及計(jì)算機(jī)技術(shù)，尤其涉及一種數(shù)據(jù)寫入方法及內(nèi)存系統(tǒng)。

背景技術(shù)

當(dāng)前的內(nèi)存系統(tǒng)基本包括內(nèi)存控制器(Memory Controller，MC)、內(nèi)存設(shè)備等，MC與內(nèi)存設(shè)備之間通過(guò)雙倍數(shù)據(jù)頻率(Double Data Rate，DDR)協(xié)議進(jìn)行數(shù)據(jù)交互，MC采用突發(fā)(Burst)寫的方式將數(shù)據(jù)寫入內(nèi)存設(shè)備，一次突發(fā)寫的數(shù)據(jù)塊大小為內(nèi)存數(shù)據(jù)總線寬度，而高速緩存(Cache)與內(nèi)存系統(tǒng)之間的數(shù)據(jù)交互以高速緩存條(Cache Line)為單位，一次讀寫的數(shù)據(jù)大小為Cache的最后一級(jí)Cache(Last Level Cache，LLC)的一個(gè)Cache Line的大小。因此，MC需要多次連續(xù)的突發(fā)寫才能將一個(gè)Cache Line的數(shù)據(jù)寫入內(nèi)存設(shè)備中，其中，連續(xù)突發(fā)寫的次數(shù)稱之為突發(fā)長(zhǎng)度(Burst Length，BL)。

DDR3協(xié)議中，BL一般等于8，以一次突發(fā)寫的數(shù)據(jù)塊大小為粒度，將一個(gè)CacheLine劃分多個(gè)數(shù)據(jù)塊。例如，若LLC的一個(gè)Cache Line的大小為64Byte，內(nèi)存數(shù)據(jù)總線寬度為64bit，則在數(shù)據(jù)總線上出現(xiàn)突發(fā)寫的數(shù)據(jù)時(shí)，MC需要在連續(xù)的4個(gè)時(shí)鐘周期上，突發(fā)寫8次才能將LLC的一個(gè)Cache Line的數(shù)據(jù)寫入內(nèi)存設(shè)備。然而，實(shí)際上，LLC的一個(gè)Cache Line數(shù)據(jù)寫入內(nèi)存設(shè)備時(shí)，很多數(shù)據(jù)塊并沒(méi)有改變，寫入過(guò)程中，會(huì)存在某些次的突發(fā)寫并向內(nèi)存設(shè)備中寫入無(wú)效數(shù)據(jù)的情況，導(dǎo)致有效數(shù)據(jù)的寫入速度緩慢，且大量無(wú)效數(shù)據(jù)的寫入使得內(nèi)存系統(tǒng)能耗增大，從而降低了內(nèi)存系統(tǒng)的性能。

DDR3協(xié)議支持的BC4技術(shù)中，MC向內(nèi)存設(shè)備寫數(shù)據(jù)時(shí)，連續(xù)的2個(gè)時(shí)鐘周期共突發(fā)寫4次，之后的2個(gè)時(shí)鐘周期沒(méi)有突發(fā)寫數(shù)據(jù)，從而將一個(gè)Cache Line的前一半數(shù)據(jù)或者后一半數(shù)據(jù)寫入內(nèi)存設(shè)備。該過(guò)程中，前兩個(gè)時(shí)鐘周期內(nèi)，不區(qū)分?jǐn)?shù)據(jù)塊上的數(shù)據(jù)是否改變的寫入方式，也存在某些次的突發(fā)寫并向內(nèi)存設(shè)備中寫入無(wú)效數(shù)據(jù)的情況，導(dǎo)致有效數(shù)據(jù)的寫入速度緩慢，且大量無(wú)效數(shù)據(jù)的寫入使得內(nèi)存系統(tǒng)能耗增大，從而降低了內(nèi)存系統(tǒng)的性能。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例提供一種數(shù)據(jù)寫入方法及內(nèi)存系統(tǒng)，通過(guò)區(qū)分Cache Line中的數(shù)據(jù)塊上的數(shù)據(jù)是否發(fā)生變化，僅對(duì)發(fā)生變化的數(shù)據(jù)塊進(jìn)行寫入，從而實(shí)現(xiàn)有對(duì)有效數(shù)據(jù)的快速寫入，降低內(nèi)存系統(tǒng)的能耗、提高內(nèi)存系統(tǒng)的性能的目的。

第一個(gè)方面，本發(fā)明實(shí)施例提供一種數(shù)據(jù)寫入方法，適用于至少包括內(nèi)存控制器與內(nèi)存設(shè)備的內(nèi)存系統(tǒng)，包括：

所述內(nèi)存控制器接收高速緩存發(fā)送的變化信息，所述變化信息為所述高速緩存將最后一級(jí)緩存LLC的第一待寫入高速緩存條Cache Line劃分為至少一個(gè)數(shù)據(jù)塊后，生成的指示各所述數(shù)據(jù)塊上的數(shù)據(jù)是否發(fā)生變化的信息；

所述內(nèi)存控制器根據(jù)所述變化信息，對(duì)于所述變化信息指示的未發(fā)生數(shù)據(jù)變化的各非變化數(shù)據(jù)塊，不向所述內(nèi)存設(shè)備發(fā)送各所述非變化數(shù)據(jù)塊對(duì)應(yīng)的列地址和各所述非變化數(shù)據(jù)塊對(duì)應(yīng)的數(shù)據(jù)；對(duì)于所述變化信息指示的發(fā)生數(shù)據(jù)變化的各變化數(shù)據(jù)塊，向所述內(nèi)存設(shè)備發(fā)送各所述變化數(shù)據(jù)塊對(duì)應(yīng)的列地址和各所述變化數(shù)據(jù)塊對(duì)應(yīng)的數(shù)據(jù)；

所述內(nèi)存設(shè)備根據(jù)各所述變化數(shù)據(jù)塊對(duì)應(yīng)的列地址和各所述變化數(shù)據(jù)塊對(duì)應(yīng)的數(shù)據(jù)，對(duì)各所述變化數(shù)據(jù)塊進(jìn)行突發(fā)長(zhǎng)度的數(shù)據(jù)寫入，所述突發(fā)長(zhǎng)度與所述至少一個(gè)數(shù)據(jù)塊的數(shù)據(jù)塊數(shù)量相等。