[發明專利]全數字鎖相回路ADPLL電路

在審

• 申請號: 201710664138.5
• 申請日: 2017-08-04
• 公開（公告）號: CN108073068A
• 公開（公告）日: 2018-05-25
• 發明（設計）人: 郭豐維;周淳樸;卓聯洲;陳煥能;羅伯特·B·史塔茲斯基;希爾登瑟·博羅馬西恩
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G04F10/00
• 分類號: G04F10/00;H03L7/18
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 路勇

本發明實施例涉及一種全數字鎖相回路ADPLL電路，其包括：時間/數字轉換器TDC，其經配置以產生指示第一信號與參考信號之間的相位差的信號；及倍頻器，其電耦合到所述TDC。所述倍頻器經配置以接收第一電壓信號且產生第二電壓信號。將所述第二電壓信號提供到所述TDC的電壓輸入。所述TDC經配置以產生供所述倍頻器調整所述第二電壓信號的一或多個控制信號。

技術領域

本揭露涉及數字電路設計，且尤其涉及全數字鎖相回路電路設計。

背景技術

已提出全數字鎖相回路(ADPLL)電路來用于射頻(RF)及其它電路中。快速頻率獲取對于鎖相回路操作是至關重要的。時間/數字轉換器(TDC)經配置以提供ADPLL的調諧。當前ADPLL電路利用傳感器，所述傳感器經配置以在ADPLL的操作期間檢測程序、電壓及溫度(統稱為“PVT”)的變化以校準TDC。此基于PVT的校準必須針對各特定使用情況來設計且增大基于CMOS的電路中的ADPLL電路設計的成本及復雜性。

使用基于PVT的校準的當前方法需要長延遲單元階段且無法修復頻率合成器應用中的TDC分辨率/帶內噪音。此外，當前基于PVT的校準無法補償PVT變化(例如程序變化)而替代性地必須針對各電路個別調諧。

發明內容

根據本揭露的一些實施例，一種電路包含：時間/數字轉換器(TDC)，其經配置以產生指示第一信號與參考信號之間的相位差的信號；及倍頻器，其電耦合到所述TDC，其中所述倍頻器經配置以接收第一電壓信號且產生第二電壓信號，其中將所述第二電壓信號提供到所述TDC的電壓輸入，且其中所述TDC產生經配置以產生調整所述第二電壓信號的一或多個控制信號。

根據本揭露的一些實施例，一種全數字鎖相回路(ADPLL)包含：相位檢測器；濾波器，其電耦合到所述相位檢測器；數字控制振蕩器，其電耦合到所述濾波器，其中所述數字控制振蕩器經配置以產生經相位校正時鐘信號；時間/數字轉換器(TDC)，其經配置以接收所述經相位校正時鐘信號，其中所述TDC電耦合到所述相位檢測器以將相位校正信號提供到所述相位檢測器；及倍頻器，其電耦合到所述TDC，其中所述倍頻器經配置以接收第一電壓信號且產生第二電壓信號，且其中將所述第二電壓信號提供到所述TDC的電壓輸入。

根據本揭露的一些實施例，一種校準時間/數字轉換器(TDC)的方法包含：在倍頻器電路的輸入處接收第一電壓；在所述倍頻器電路的輸出處產生第二電壓，其中所述第二電壓大于所述第一電壓，且其中所述倍頻器電路的所述輸出耦合到所述TDC的輸入；產生TDC調諧字(TTW)，其中將所述TTW提供到所述倍頻器電路；及基于所述TTW調整所述第二電壓。

附圖說明

當結合隨附圖式閱讀時自下列實施方式最佳理解本揭露的方面。應注意，根據行業中的標準實踐，各種裝置不必按比例繪制。實際上，為論述的清楚起見，各種裝置的尺寸可任意增大或減小。

圖1繪示根據一些實施例的具有經配置以提供時間/數字轉換器(TDC)的校準的倍頻器的全數字鎖相回路(ADPLL)。

圖2繪示根據一些實施例的圖1的ADPLL的倍頻器及TDC。

圖3繪示根據一些實施例的圖2的倍頻器的控制塊的邏輯圖。

圖4A繪示根據一些實施例的經配置以從圖3的控制塊接收控制信號的子集的倍頻器電路。

圖4B繪示根據一些實施例的經配置以從圖3的控制塊接收相位輸出的多個倍頻器電路。

圖5繪示根據一些實施例的經配置以在圖3的控制塊中提供TDC調諧字解碼的多個邏輯門。

圖6A至6C為繪示根據一些實施例的圖1的倍頻器及TDC的性能的圖表。

圖7為繪示根據一些實施例的圖2的TDC的性能特性的圖表。