[發明專利]全數字鎖相回路ADPLL電路在審
| 申請號： | 201710664138.5 | 申請日： | 2017-08-04 |
| 公開（公告）號： | CN108073068A | 公開（公告）日： | 2018-05-25 |
| 發明（設計）人： | 郭豐維;周淳樸;卓聯洲;陳煥能;羅伯特·B·史塔茲斯基;希爾登瑟·博羅馬西恩 | 申請（專利權）人： | 臺灣積體電路制造股份有限公司 |
| 主分類號： | G04F10/00 | 分類號： | G04F10/00;H03L7/18 |
| 代理公司： | 北京律盟知識產權代理有限責任公司 11287 | 代理人： | 路勇 |
| 地址： | 中國臺灣新竹市*** | 國省代碼： | 中國臺灣;71 |
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| 摘要： | |||
| 搜索關鍵詞： | 電壓信號 倍頻器 全數字鎖相回路 配置 時間/數字轉換器 電壓輸入 控制信號 電耦合 相位差 | ||
【權利要求書】：
1.一種電路，其包含：
時間/數字轉換器TDC，其經配置以產生指示第一信號與參考信號之間的相位差的信號；及
倍頻器，其電耦合到所述TDC，其中所述倍頻器經配置以接收第一電壓信號且產生第二電壓信號，其中將所述第二電壓信號提供到所述TDC的電壓輸入，且其中所述TDC產生經配置以產生調整所述第二電壓信號的一或多個控制信號。
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