[發明專利]一種提高讀噪聲容限和寫裕度的亞閾值SRAM存儲單元電路

有效

• 申請號: 201710656313.6
• 申請日: 2017-08-03
• 公開（公告）號: CN107437430B
• 公開（公告）日: 2019-07-19
• 發明（設計）人: 賀雅娟;張九柏;張岱南;史興榮;萬晨雨;吳曉清;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: G11C11/412
• 分類號: G11C11/412;G11C11/417
• 代理公司: 成都點睛專利代理事務所(普通合伙) 51232
• 代理人: 葛啟函

一種提高讀噪聲容限和寫裕度的亞閾值SRAM存儲單元電路，屬于集成電路技術領域。本發明的電路中第一PMOS管MP1、第一NMOS管MN1、第三NMOS管MN3和第三PMOS管MP3構成第一反相器，第二PMOS管MP2、第二NMOS管MN2、第四NMOS管MN4和第四PMOS管MP4構成第二反相器，用于存儲相反的數據，即存儲點Q和存儲點QB的數據；第七NMOS管MN7和第八NMOS管MN8用于控制讀操作，第三NMOS管MN3、第三PMOS管MP3、第四NMOS管MN4、第四PMOS管MP4用于提高寫能力。本發明改善了寫數據的能力，使用新的寫操作的方法，使得數據很容易寫進單元中，大幅度提升了寫裕度；同時本發明采用讀寫分離結構，使得讀噪聲容限達到最大化，本發明可以工作在亞閾值區，降低了功耗。

技術領域

本發明涉及集成電路技術領域，特別涉及一種提高讀噪聲容限和寫裕度的亞閾值SRAM存儲單元電路。

背景技術

亞閾值設計因其超低能耗的特性而逐漸被廣泛應用，特別是對SRAM這樣具有高密度集成的電路。然而，隨著電源電壓降低，使得電路進入亞閾值區，存儲單元受工藝波動影響更為顯著，結果使得存儲單元的穩定性降低甚至發生錯誤，這對存儲單元的設計有了更高的要求。

目前SRAM的主流單元為6T結構，如圖1所示為傳統的6T SRAM存儲單元電路結構示意圖，為了使6T單元具有更高的穩定性，可以優化管子的尺寸，但是優化后的6T管子的讀寫能力提高有限。有些管子的設計具有高的讀穩定性，但是寫穩定性比較差，為了可以工作在亞閾值區，必須使用寫輔助技術，這樣無疑會加大外圍電路的復雜性。所以，設計一款高讀寫穩定性的亞閾值區SRAM存儲單元電路很有必要。

發明內容

本發明的目的，在于提供一種亞閾值SRAM存儲單元電路，能夠提升寫裕度，且讀噪聲容限達到最大化。

本發明的技術方案為：

一種提高讀噪聲容限和寫裕度的亞閾值SRAM存儲單元電路，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4，

第五NMOS管MN5的柵極、第六NMOS管MN6的柵極、第三PMOS管MP3的柵極和第四PMOS管MP4的柵極接字線WL，第五NMOS管MN5的漏極接第二位線BLN，其源極接第一NMOS管MN1的柵極、第三NMOS管MN3的源極和第三PMOS管MP3的漏極；

第一PMOS管MP1的柵極連接第三PMOS管MP3的源極、第七NMOS管MN7的柵極、第二PMOS管MP2)的漏極、第二NMOS管MN2)的漏極和第三NMOS管MN3的漏極，其漏極接第二PMOS管MP2的柵極、第四PMOS管MP4的源極以及第一NMOS管MN1)的漏極和第四NMOS管MN4的漏極；

第三NMOS管MN3的柵極接第一信號控制線SL，第四NMOS管MN4的柵極接第二信號控制線SR；

第六NMOS管MN6的漏極接第一位線BL，其源極接第二NMOS管MN2的柵極、第四NMOS管MN4的源極和第四PMOS管MP4的漏極；

第八NMOS管MN8的柵極接讀字線RWL，其漏極接讀位線RBL，其源極接第七NMOS管MN7的漏極，第七NMOS管MN7的源極接第三信號控制線VVSS；

第一PMOS管MP1的源極和第二PMOS管MP2的源極接電源電壓VDD，第一NMOS管MN1的源極和第二NMOS管MN2的源極接地電壓GND；

所有的NMOS管的體端均與地電壓GND相連，所有的PMOS管的體端均與電源電壓VDD相連。