[發明專利]一種提高讀噪聲容限和寫裕度的亞閾值SRAM存儲單元電路

有效

• 申請號: 201710656313.6
• 申請日: 2017-08-03
• 公開（公告）號: CN107437430B
• 公開（公告）日: 2019-07-19
• 發明（設計）人: 賀雅娟;張九柏;張岱南;史興榮;萬晨雨;吳曉清;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: G11C11/412
• 分類號: G11C11/412;G11C11/417
• 代理公司: 成都點睛專利代理事務所(普通合伙) 51232
• 代理人: 葛啟函

1.一種提高讀噪聲容限和寫裕度的亞閾值SRAM存儲單元電路，其特征在于，包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)，

第五NMOS管(MN5)的柵極、第六NMOS管(MN6)的柵極、第三PMOS管(MP3)的柵極和第四PMOS管(MP4)的柵極接字線(WL)，第五NMOS管(MN5)的漏極接第二位線(BLN)，其源極接第一NMOS管(MN1)的柵極、第三NMOS管(MN3)的源極和第三PMOS管(MP3)的漏極；

第一PMOS管(MP1)的柵極連接第三PMOS管(MP3)的源極、第七NMOS管(MN7)的柵極、第二PMOS管(MP2)的漏極、第二NMOS管(MN2)的漏極和第三NMOS管(MN3)的漏極，其漏極接第二PMOS管(MP2)的柵極、第四PMOS管(MP4)的源極以及第一NMOS管(MN1)的漏極和第四NMOS管(MN4)的漏極；

第三NMOS管(MN3)的柵極接第一信號控制線(SL)，第四NMOS管(MN4)的柵極接第二信號控制線(SR)；

第六NMOS管(MN6)的漏極接第一位線(BL)，其源極接第二NMOS管(MN2)的柵極、第四NMOS管(MN4)的源極和第四PMOS管(MP4)的漏極；

第八NMOS管(MN8)的柵極接讀字線(RWL)，其漏極接讀位線(RBL)，其源極接第七NMOS管(MN7)的漏極，第七NMOS管(MN7)的源極接第三信號控制線(VVSS)；

第一PMOS管(MP1)的源極和第二PMOS管(MP2)的源極接電源電壓(VDD)，第一NMOS管(MN1)的源極和第二NMOS管(MN2)的源極接地電壓(GND)；

所有的NMOS管的體端均與地電壓(GND)相連，所有的PMOS管的體端均與電源電壓(VDD)相連。