[發明專利]半導體元件結構及其制造方法

有效

• 申請號: 201710654840.3
• 申請日: 2017-08-03
• 公開（公告）號: CN109390287B
• 公開（公告）日: 2021-09-21
• 發明（設計）人: 洪慶文
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L23/00
• 分類號: H01L23/00;H01L23/498;H01L21/48
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體元件結構及其制造方法。半導體元件結構包括半導體基板、第一介電層、第二介電層、多個高電阻金屬段、多個虛設堆疊結構以及金屬連接結構。半導體基板具有一主動元件區域與一非主動元件區域。第一介電層形成于半導體基板上，第二介電層形成于第一介電層上。高電阻金屬段形成于第二介電層中并位于非主動元件區域內，且此些高電阻金屬段是彼此分隔開來。虛設堆疊結構形成于半導體基板上并位于非主動元件區域內，且至少一個虛設堆疊結構穿過第一介電層和第二介電層且位于兩個相鄰的高電阻金屬段之間。金屬連接結構設置于第二介電層上，且此些高電阻金屬段經由金屬連接結構而彼此電性相連。

技術領域

本發明涉及一種半導體元件結構及其制造方法，且特別是涉及一種具有虛設堆疊結構(dummy stacked structure)的半導體元件結構及其制造方法。

背景技術

在制作半導體元件的過程中，經常需要采用化學機械研磨(CMP)制作工藝移除不需要的膜層或對膜層進行平坦化。為了避免化學機械研磨制作工藝可能會對半導體元件造成不良的影響，業界相關人員均致力于開發各種改良的半導體制作工藝。

發明內容

本發明是有關一種半導體元件結構及其制造方法。根據本發明的實施例，將虛設堆疊結構設置于非主動元件區域內的介電層中的設計，可以減緩介電層表面受到大面積的化學機械研磨制作工藝的影響而造成的碟形凹陷(dishing)的程度，而使得非主動元件區域內的介電層表面即使經過大面積的化學機械研磨制作工藝仍能維持其表面平坦性，進而可以避免后續的其他膜層形成步驟意外將膜層材料殘留于碟形凹陷的表面上的狀況。

根據本發明的一實施例，提出一種半導體元件結構。半導體元件結構包括半導體基板、第一介電層、第二介電層、多個高電阻金屬段、多個虛設堆疊結構以及金屬連接結構。半導體基板具有一主動元件區域與一非主動元件區域。第一介電層形成于半導體基板上，第二介電層形成于第一介電層上。高電阻金屬段形成于第二介電層中并位于非主動元件區域內，且此些高電阻金屬段是彼此分隔開來。虛設堆疊結構形成于半導體基板上并位于非主動元件區域內，且至少一個虛設堆疊結構穿過第一介電層和第二介電層且位于兩個相鄰的高電阻金屬段之間。金屬連接結構設置于第二介電層上，且此些高電阻金屬段經由金屬連接結構而彼此電性相連。

根據本發明的另一實施例，提出一種半導體元件結構的制造方法。半導體元件結構的制造方法包括以下步驟：提供一半導體基板，半導體基板具有一主動元件區域與一非主動元件區域；形成一第一介電層形成于半導體基板上；形成一第二介電層于第一介電層上；形成多個高電阻金屬段于第二介電層中并位于非主動元件區域內，此些高電阻金屬段是彼此分隔開來；形成多個虛設堆疊結構于半導體基板上并位于非主動元件區域內，其中至少一個虛設堆疊結構穿過第一介電層和第二介電層且位于兩個相鄰的高電阻金屬段之間；以及形成一金屬連接結構于第二介電層上，此些高電阻金屬段經由金屬連接結構而彼此電性相連。

為了對本發明的上述及其他方面有更佳的了解，下文特舉實施例，并配合附圖詳細說明如下：

附圖說明

圖1為本發明一實施例的半導體元件結構的剖面示意圖；

圖2A為本發明另一實施例的半導體元件結構的非主動元件區域的俯視示意圖；

圖2B為本發明另一實施例的半導體元件結構的非主動元件區域的剖面示意圖；

圖3A～圖3H為本發明一實施例的半導體元件結構的制作步驟剖面示意圖。

具體實施方式

以下是參照所附的附圖詳細敘述本發明的實施例。附圖中相同的標號是用以標示相同或類似的部分。需注意的是，附圖已簡化以利清楚說明實施例的內容，實施例所提出的細部結構僅為舉例說明之用，并非對本發明欲保護的范圍做限縮。具有通常知識者當可依據實際實施態樣的需要對該些結構加以修飾或變化。