[發明專利]基于串行閃存的現場可編程門陣列自動配置方法及裝置

在審

• 申請號: 201710654322.1
• 申請日: 2017-08-03
• 公開（公告）號: CN107402793A
• 公開（公告）日: 2017-11-28
• 發明（設計）人: 趙世赟
• 申請（專利權）人: 深圳市紫光同創電子有限公司
• 主分類號: G06F9/445
• 分類號: G06F9/445;G06F13/42
• 代理公司: 廣東廣和律師事務所44298
• 代理人: 吳彬

技術領域

本發明涉及可編程邏輯器件技術領域，尤其涉及一種基于串行閃存的現場可編程門陣列自動配置方法及裝置。

背景技術

隨著現場可編程門陣列(FPGA)的廣泛應用，對FPGA配置方法的方便性和系統的成本提出了更高的要求。在眾多FPGA配置方法中，基于閃存(FLASH)的FPGA自動配置方法，與其他FPGA配置方法相比，以其用戶使用的方便性和較低的系統成本，得到了廣泛的應用，成為了業界主流的FPGA配置方式。

目前基于FLASH的FPGA自動配置方法主要有兩種：基于FPGA芯片外部的串行FLASH的FPGA自動配置方法和基于FPGA芯片內部的嵌入式FLASH的FPGA自動配置方法。

如圖1所示，基于FPGA芯片外部的串行FLASH的FPGA自動配置方法，需要FPGA和串行FLASH兩塊芯片，與只有一塊FPGA芯片的FPGA配置方案相比，系統的復雜度和成本顯著增加，并且需要用戶根據FPGA自行選擇FLASH型號，并自行進行FPGA芯片和FLASH芯片之間的互連，增加了系統的復雜度，降低了用戶使用的方便性。

如圖2所示，基于FPGA芯片內部的嵌入式FLASH的FPGA自動配置方法，由于嵌入式FLASH的容量有限，滿足不了大容量FPGA的需求，并且嵌入式FLASH沒有獨立的產品生產廠家，需要FPGA生產廠家自主研發，提高了系統方案的成本。

發明內容

有鑒于此，本發明的目的在于提供一種基于串行閃存的現場可編程門陣列自動配置方法及裝置，通過將現場可編程門陣列FPGA和串行閃存FLASH封裝在同一個芯片內，增加了用戶使用的方便性，降低了基于FLASH存儲的FPGA自動配置方法的系統方案的成本。

本發明解決上述技術問題所采用的技術方案如下：

根據本發明的一個方面，提供的一種基于串行閃存的現場可編程門陣列自動配置方法，包括：

將現場可編程門陣列與串行閃存互連，并封裝于同一個FPGA芯片中；

所述FPGA芯片上電后，現場可編程門陣列從串行閃存自動加載配置數據。

可選地，所述將現場可編程門陣列與串行閃存互連包括：

現場可編程門陣列的時鐘輸出端口SCK連接串行閃存的時鐘輸入端口；現場可編程門陣列的片選輸出端口SS_N連接串行閃存的片選輸入端口；現場可編程門陣列的數據輸出端口MOSI連接串行閃存的數據輸入端口；現場可編程門陣列的數據輸入端口MISO連接串行閃存的數據輸出端口。

可選地，所述FPGA芯片上電后，現場可編程門陣列從串行閃存自動加載配置數據包括：

FPGA芯片上電后，現場可編程門陣列的片選輸出端口信號SS_N由1變為0，選中所述串行閃存；

在預設的第一時間段內，現場可編程門陣列通過數據輸出端口MOSI，將串行閃存的快速讀操作的操作碼依次串行發送給串行閃存；

在預設的第二時間段內，現場可編程門陣列通過數據輸出端口MOSI，將用于讀取串行閃存內容的24位起始地址依次串行發送給串行閃存；

根據所述起始地址，將串行閃存的內容通過數據輸入端口MISO發送至現場可編程門陣列；

現場可編程門陣列接收完所述串行閃存的內容后，將片選輸出端口信號SS_N由0變為1，釋放所述串行閃存。

可選地，所述預設的第一時間段為8個時鐘周期；所述預設的第二時間段為24個時鐘周期。

可選地，所述將串行閃存的快速讀操作的操作碼依次串行發送給串行閃存具體為：

將串行閃存的快速讀操作的操作碼按照操作碼高位到低位的順序依次串行發送給串行閃存；

所述將用于讀取串行閃存內容的24位起始地址依次串行發送給串行閃存具體為：

將用于讀取串行閃存內容的24位起始地址按照地址高位到低位的順序依次串行發送給串行閃存。

作為本發明的另一方面，提供的一種基于串行閃存的現場可編程門陣列自動配置裝置，包括：

互連封裝模塊，用于將現場可編程門陣列與串行閃存互連，并封裝于同一個FPGA芯片中；

自動配置模塊，用于所述FPGA芯片上電后，現場可編程門陣列從串行閃存自動加載配置數據。

可選地，所述互連封裝模塊包括：

現場可編程門陣列的時鐘輸出端口SCK連接串行閃存的時鐘輸入端口；現場可編程門陣列的片選輸出端口SS_N連接串行閃存的片選輸入端口；現場可編程門陣列的數據輸出端口MOSI連接串行閃存的數據輸入端口；現場可編程門陣列的數據輸入端口MISO連接串行閃存的數據輸出端口。