[發明專利]半導體存儲裝置以及數據寫入方法

有效

• 申請號: 201710644944.6
• 申請日: 2017-08-01
• 公開（公告）號: CN108573732B
• 公開（公告）日: 2022-02-18
• 發明（設計）人: 清水直樹
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C16/34
• 分類號: G11C16/34;G06F11/10
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 劉靜;段承恩

本發明的實施方式提供能夠提高處理能力的半導體存儲裝置以及數據寫入方法。實施方式的半導體存儲裝置包括：包含多個存儲器單元(MC)的存儲器單元陣列(10)；包括生成寫入數據的糾錯碼的編碼器(32)以及基于糾錯碼進行讀出數據的糾正處理的譯碼器(31)的ECC電路(24)；能夠存儲寫入數據、糾正數據、以及已在糾正處理中使用的糾錯碼的頁緩沖器(25)；以及多路復用器(26)，其第1輸入端子連接于編碼器(32)，第2輸入端子連接于頁緩沖器(25)，輸出端子連接于存儲器單元陣列(10)，在向多個存儲器單元(MC)寫入寫入數據的情況下第1輸入端子被選擇，在向多個存儲器單元寫入糾正數據的情況下第2輸入端子被選擇。

技術領域

本發明的實施方式涉及半導體存儲裝置以及數據寫入 方法。

背景技術

作為半導體存儲裝置的一種，已知具有阻變式存儲器的半導體存儲裝置。另外，作為阻變式存儲器的一種，已知MRAM(magnetoresistive random access memory，磁阻式隨機存取存儲器)。MRAM是對存儲信息的存儲器單元使用了具有磁阻效應(magnetoresistiveeffect)的磁元件的存儲器器件，作為以高速工作、大容量、非易失性為特征的下一代存儲器器件而受到注目。另外，MRAM正在被進行研究以及開發來作為DRAM 或SRAM等易失性存儲器的替代物。

發明內容

本發明的實施方式提供能夠提高處理能力的半導體存儲裝置以及數據寫入 方法。

實施方式涉及的半導體存儲裝置，具備：存儲器單元陣列，其包含多個存儲器單元；ECC電路，其包括編碼器和譯碼器，所述編碼器在向多個存儲器單元寫入來自外部的寫入數據的情況下生成糾錯碼，所述譯碼器在從多個存儲器單元讀出數據的情況下基于糾錯碼進行從多個存儲器單元讀出的數據的糾正處理，所述ECC電路是錯誤檢查和糾正電路；頁緩沖器，其能夠存儲寫入數據、通過糾正處理糾正后的糾正數據以及已在糾正處理中使用的糾錯碼；以及多路復用器，其第1輸入端子連接于編碼器，第2 輸入端子連接于頁緩沖器，輸出端子連接于存儲器單元陣列，在向多個存儲器單元寫入寫入數據的情況下第1輸入端子被選擇，在向多個存儲器單元寫入糾正數據的情況下第2輸入端子被選擇。

附圖說明

圖1是第1實施方式涉及的半導體存儲裝置的框圖。

圖2是第1實施方式涉及的半導體存儲裝置中的存儲器單元陣列的電路圖。

圖3是第1實施方式涉及的半導體存儲裝置中的讀出工作的流程圖。

圖4是第1實施方式涉及的半導體存儲裝置中的讀出工作的時間圖 (timingchart)。

圖5是第1實施方式涉及的半導體存儲裝置中的寫入工作的流程圖。

圖6是表示第1實施方式涉及的半導體存儲裝置中的數據和奇偶校驗位的流動的流程圖。

圖7是表示第2實施方式涉及的半導體存儲裝置中的寫入時序與回寫時序的差異的流程圖。

圖8是表示第2實施方式涉及的半導體存儲裝置中的寫使能信號的收發的框圖。

圖9是第2實施方式涉及的半導體存儲裝置所具備的SWB生成電路。

圖10是第2實施方式涉及的半導體存儲裝置所具備的SWB生成電路的真值表。

標號的說明

1…半導體存儲裝置

10…存儲器單元陣列

11…行譯碼器

12…列控制電路

13…列譯碼器

14…控制電路

15…CA輸入電路