[發明專利]一種基于FPGA的異同步可切換串口及使用方法

在審

• 申請號: 201710642073.4
• 申請日: 2017-07-31
• 公開（公告）號: CN107451087A
• 公開（公告）日: 2017-12-08
• 發明（設計）人: 王凱
• 申請（專利權）人: 鄭州云海信息技術有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42;G06F13/40
• 代理公司: 濟南誠智商標專利事務所有限公司37105
• 代理人: 鄧東坡

技術領域

本發明涉及一種服務器數據傳輸接口，屬于芯片技術領域，尤其涉及一種基于FPGA的異同步可切換串口及使用方法。

背景技術

隨著信息科技的飛速發展，人們面臨的信號處理任務越來越繁重，對串口傳輸速率的要求越來越高。

目前市場上常用的串口傳輸方式，如SPI、I2C、UART、GPIO、LVDS等，各種串行接口各有其封包形式以及傳輸時序，但以上接口僅支持一種傳輸模式，或異步或同步，不具備實際生產和應用中IP對于多種情況下的可適應性和可調節性。其中，UART是Universal Asynchronous Receiver/Transmitter的縮寫，中文全稱為通用異步收發器；SoC是System on Chip的縮寫，中文全稱為片上系統； FPGA是Field－Programmable Gate Array的縮寫，中文全稱為現場可編程門陣列；HPS是Hard Processor System的縮寫，中文全稱為硬核處理系統。

現有串口UART會隨著傳輸速率的提高，傳輸過程中誤碼率也會增高，導致UART異步串口收發器已不能滿足ASIC領域對于串口速率和準確性的需求，因此，需要對UART做出改進，提高其傳輸速率以及降低其誤碼率的產生。

如中國專利(申請號CN201610907808.7)公開了一種“基于FPGA的多模式解調系統”，該系統主要解決現有的基于軟件無線電的硬件平臺存在浪費硬件資源及通用性差的問題，包括：DPSK/DQPSK解調模塊、FSK解調模塊和動態切換模塊均基于FPGA實現；DPSK/DQPSK解調模塊，基于FPGA，用于實現差分相移鍵控DPSK和四相相對相移鍵控DQPSK解調；FSK解調模塊，基于FPGA，用于實現頻移鍵控FSK解調；動態切換模塊，用于通過FPGA實現差分相移鍵控DPSK解調、四相相對相移鍵控DQPSK解調和頻移鍵控FSK解調的切換；所述FPGA為通過Microblaze軟核處理器對該FPGA的動態部分進行重構后的。該發明雖然同樣是基于FPGA所做的性能擴展，主要用于通信接收機中解調，但并未涉及串口有關的數據傳輸速率及準確率提高的問題。

發明內容

本發明提供一種基于FPGA的異同步可切換串口及使用方法，用以解決現有中串口UART會隨著傳輸速率的提高，傳輸過程中誤碼率也會增高的問題。

本發明通過以下技術方案予以實現：

一種基于FPGA的異同步可切換串口，包括通用異步收發器、發送寄存器、接收寄存器，所述通用異步收發器掛載在APB總線上，用于實現CPU通過APB 總線向所述通用異步收發器發送數據，所述接收模塊FIFO的輸出端、發送模塊 FIFO的輸入端分別與APB總線連接，所述通用異步收發器上設置有狀態檢測寄存器，通用異步收發器的發送腳、接收腳分別連接發送模塊FIFO、接收模塊 FIFO的控制端，通用異步收發器的寄存器和現場可編輯門陣列的時鐘模塊連接，通過所述異步收發器的寄存器可以將所述串口設置為同步模式或異步模式，所述接收模塊FIFO的輸入端、發送模塊FIFO的輸出端分別連接接收模塊和發送模塊，所述現場可編輯門陣列的時鐘模塊分別與接收通道和發送通道的控制端連接。

如上所述的一種基于FPGA的異同步可切換串口，所述現場可編輯門陣列的時鐘模塊為異步模式提供傳輸波特率所需要的分頻數。

一種基于FPGA的異同步可切換串口的使用方法，包括數據發送步驟和數據接收步驟，所述數據發送步驟包括：

①配置通用異步收發器中的寄存器；

②選擇所述串口同步和/或異步工作方式；

③通過APB總線寫入數據；

④對寫入的數據進行打包處理；

⑤讀取通用異步收發器的狀態寄存器內容；

⑥判斷數據是否發送成功，當發送成功則數據發送完成；當發送失敗則返回上一步；

所述數據發送步驟包括：

①配置通用異步收發器中的寄存器；

②選擇所述串口同步和/或異步工作方式；

③通過接收模塊FIFO接收串行數據；

④對接收的數據進行解析和/或進行串并轉換；

⑤讀取接收模塊FIFO內容；

⑥判斷數據是否接收，當接收成功則數據接收完成；當接收失敗則返回上一步。

如上所述的一種基于FPGA的異同步可切換串口的使用方法，所述數據發送步驟和數據接收步驟包括明確HPS側的APB總線協議，確定APB總線傳輸速率，將APB時鐘作為同步輸出時鐘.