[發明專利]一種基于FPGA的異同步可切換串口及使用方法

在審

• 申請號: 201710642073.4
• 申請日: 2017-07-31
• 公開（公告）號: CN107451087A
• 公開（公告）日: 2017-12-08
• 發明（設計）人: 王凱
• 申請（專利權）人: 鄭州云海信息技術有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42;G06F13/40
• 代理公司: 濟南誠智商標專利事務所有限公司37105
• 代理人: 鄧東坡

1.一種基于FPGA的異同步可切換串口，包括通用異步收發器、發送寄存器、接收寄存器，其特征在于，所述通用異步收發器掛載在APB總線上，用于實現CPU通過APB總線向所述通用異步收發器發送數據，所述接收模塊FIFO的輸出端、發送模塊FIFO的輸入端分別與APB總線連接，所述通用異步收發器上設置有狀態檢測寄存器，通用異步收發器的發送腳、接收腳分別連接發送模塊FIFO、接收模塊FIFO的控制端，通用異步收發器的寄存器和現場可編輯門陣列的時鐘模塊連接，通過所述異步收發器的寄存器可以將所述串口設置為同步模式或異步模式，所述接收模塊FIFO的輸入端、發送模塊FIFO的輸出端分別連接接收模塊和發送模塊，所述現場可編輯門陣列的時鐘模塊分別與接收通道和發送通道的控制端連接。

2.根據權利要求1所述的一種基于FPGA的異同步可切換串口，其特征在于，所述現場可編輯門陣列的時鐘模塊為異步模式提供傳輸波特率所需要的分頻數。

3.一種基于FPGA的異同步可切換串口的使用方法，其特征在于，包括數據發送步驟和數據接收步驟，所述數據發送步驟包括：

①配置通用異步收發器中的寄存器；

②選擇所述串口同步和/或異步工作方式；

③通過APB總線寫入數據；

④對寫入的數據進行打包處理；

⑤讀取通用異步收發器的狀態寄存器內容；

⑥判斷數據是否發送成功，當發送成功則數據發送完成；當發送失敗則返回上一步；

所述數據發送步驟包括：

①配置通用異步收發器中的寄存器；

②選擇所述串口同步和/或異步工作方式；

③通過接收模塊FIFO接收串行數據；

④對接收的數據進行解析和/或進行串并轉換；

⑤讀取接收模塊FIFO內容；

⑥判斷數據是否接收，當接收成功則數據接收完成；當接收失敗則返回上一步。

4.根據權利要求3所述的一種基于FPGA的異同步可切換串口的使用方法，其特征在于，所述數據發送步驟和數據接收步驟包括明確HPS側的APB總線協議，確定APB總線傳輸速率，將APB時鐘作為同步輸出時鐘。

5.根據權利要求3所述的一種基于FPGA的異同步可切換串口的使用方法，其特征在于，所述數據發送步驟和數據接收步驟包括明確用于接收模塊FIFO、發送模塊FIFO的深度，當FIFO水位過高時，通過通用異步收發器及時通知CPU降低寫入的數據量進行實時調整，避免出現OVERRUN狀態。

6.根據權利要求3所述的一種基于FPGA的異同步可切換串口的使用方法，其特征在于，所述通用異步收發器的寄存器由CPU可通過APB總線進行配置，以確定所述串口的同步和/或異步工作模式、波特率參數。