[發明專利]一種單個測試芯片實現多個IP芯片測試的方法

在審

• 申請號: 201710640096.1
• 申請日: 2017-07-31
• 公開（公告）號: CN107271888A
• 公開（公告）日: 2017-10-20
• 發明（設計）人: 武建宏
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 上海思微知識產權代理事務所(普通合伙)31237
• 代理人: 智云

技術領域

本發明涉及半導體集成電路測試領域，且特別涉及一種單個測試芯片實現多個IP芯片測試的方法。

背景技術

隨著集成電路的技術不斷地提升，最小的設計尺寸也在不斷降低，單位面積芯片上的器件數量也越來越多。因此在集成電路設計開發階段，設計者經常采用多項目晶圓(MultiProjectWafer，簡稱MPW)，就是將多個具有相同工藝的集成電路設計放在同一圓片上流片，流片后，每個設計品種可以得到數十片芯片樣品，這一數量對于設計開發階段的實驗、測試已經足夠。同時實驗費用由所有參加MPW的項目按面積分擔流片費用，以降低開發成本和新產品開發風險，降低中小集成電路設計企業在起步時的門檻，降低單次實驗流片造成的資源嚴重浪費。

現有IP評價由于為了節省設計成本，往往會固化MPW中測試芯片的面積與PAD坐標以及以此對應的探針卡。但是由于IP種類較多、產品迭代次數較多，因此往往需要在一個測試芯片中放入兩個或多個IP，節省流片與評價成本。因此需要找到一種測試方法，利用單個測試芯片實現多個IP測試。

發明內容

本發明提出一種單個測試芯片實現多個IP芯片測試的方法，節省IP芯片評價中流片與評價成本、以及MPW生產中的面積以及探針卡成本。

為了達到上述目的，本發明提出一種單個測試芯片實現多個IP芯片測試的方法，包括下列步驟：

根據MPW中位置固定測試芯片的面積與各個管腳的坐標；

將測試芯片各個管腳連接不同的被測IP芯片；

按照預設的順序對指定的IP芯片進行測試評價；

當完成一個IP芯片測試評價后，對當前IP芯片連接的管腳進行斷開連接；

按照預設的順序對下一個指定的IP芯片進行測試評價。

進一步的，所述IP芯片和各個管腳之間通過電編程熔絲進行連接。

進一步的，所述管腳斷開連接步驟為當完成一個IP芯片測試評價后，對當前IP芯片連接的電編程熔絲進行燒寫操作。

進一步的，所述燒寫操作為通過ESD泄放保護電路，在電源上置低電平，在IP芯片輸入通道上設置高電平，對電編程熔絲燒斷連接。

進一步的，該方法將需要測試評價的第二個及之后的IP芯片的電源與地之間用電編程熔絲進行連接。

進一步的，對第二個及之后的IP芯片進行測試評價時，當前IP芯片的電源上加高壓，電源與地之間的電編程熔絲被燒斷，當前IP芯片被激活開始測試評價。

進一步的，按照預設的順序對指定的IP芯片進行測試評價時，其他IP芯片的電源接0電平。

本發明提出的單個測試芯片實現多個IP芯片測試的方法，對多個IP芯片可以只用一個固定的測試芯片框架，因此只需一個指定的探針卡即可，充分利用了測試芯片中的面積，在一個測試芯片中放入多個被測IP芯片，不同的IP芯片可公用多個IO端口，且互相沒有干擾。本發明能夠節省IP芯片評價中流片與評價成本、以及MPW生產中的面積以及探針卡成本。

附圖說明

圖1所示為本發明較佳實施例的單個測試芯片實現多個IP芯片測試的方法流程圖。

圖2所示為本發明較佳實施例的測試芯片結構實現2個IP芯片測試的示意圖。

圖3所示為本發明較佳實施例的測試通道與IP芯片連接關系示意圖。

具體實施方式

以下結合附圖給出本發明的具體實施方式，但本發明不限于以下的實施方式。根據下面說明和權利要求書，本發明的優點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比率，僅用于方便、明晰地輔助說明本發明實施例的目的。

請參考圖1，圖1所示為本發明較佳實施例的單個測試芯片實現多個IP芯片測試的方法流程圖。本發明提出一種單個測試芯片實現多個IP芯片測試的方法，包括下列步驟：

步驟S100：根據MPW中位置固定測試芯片的面積與各個管腳的坐標；

步驟S200：將測試芯片各個管腳連接不同的被測IP芯片；

步驟S300：按照預設的順序對指定的IP芯片進行測試評價；

步驟S400：當完成一個IP芯片測試評價后，對當前IP芯片連接的管腳進行斷開連接；

步驟S500：按照預設的順序對下一個指定的IP芯片進行測試評價。

再請參考圖2，圖2所示為本發明較佳實施例的測試芯片結構實現2個IP芯片測試的示意圖。圖2顯示了了一個測試芯片中放置兩個IP芯片，而且不同的IP芯片公用相同的探針PAD。