[發明專利]一種QFN芯片PCB封裝方法及PCB板

有效

• 申請號: 201710628841.0
• 申請日: 2017-07-28
• 公開（公告）號: CN107613666B
• 公開（公告）日: 2021-06-22
• 發明（設計）人: 虞朝豐;謝軍;王堃;徐文冰;吳遠剛
• 申請（專利權）人: 青島海爾智能技術研發有限公司;海爾智家股份有限公司
• 主分類號: H05K3/34
• 分類號: H05K3/34;H01L23/498
• 代理公司: 青島聯智專利商標事務所有限公司 37101
• 代理人: 陸田

本發明公開了一種QFN芯片PCB封裝方法及PCB板，所述方法包括：確定需要與中間焊盤電連接的引腳焊盤，將該引腳焊盤與中間焊盤通過布線層電連接；調整與中間焊盤電連接的引腳焊盤的阻焊層尺寸或/和中間焊盤的阻焊層尺寸，使得該引腳焊盤的阻焊層與中間焊盤的阻焊層的間距≥設定距離。本發明的QFN芯片PCB封裝方法及PCB板，解決了QFN芯片在回流焊過程的焊接不良問題，保證芯片自身性能不受影響，保證了芯片工作的穩定性和散熱效果，提高了產品可靠性，降低市場不良率；且方法簡單、便于實現、無需增加額外的材料成本、成本低。

技術領域

本發明屬于PCB封裝技術領域，具體地說，是涉及一種QFN芯片PCB封裝方法及PCB板。

背景技術

近幾年來，由于QFN封裝（QuadFlat No-lead package，方形扁平無引腳封裝）具有良好的電和熱性能、體積小、重量輕，其應用正在快速增長。

QFN元件底部具有與底面水平的焊端，在中央有一個大面積裸露焊端用來導熱，圍繞大焊端的外圍四周有實現電氣連接的I/O焊端（引腳），I/O焊端有兩種類型：一種只裸露出元件底部的一面，其它部分被封裝在元件內；另一種焊端有裸露在元件側面的部分。

使用標準的QFN芯片封裝進行PCB設計時，當QFN芯片的引腳（一般為電源或地）與底部中間裸露焊盤相連接時，由于裸露焊盤面積相對芯片引腳要大很多，所以在回流焊時，芯片引腳上的錫膏會被面積很大的中間裸露焊盤吸附過去，從而造成芯片引腳缺焊、虛焊、漏焊等不良現象。而且因為QFN芯片的自身特點，這種引腳的焊接不良，很難在生產過程中及時發現，往往將攜帶焊接不良的制成品流向終端客戶，表現為市場失效。

目前針對這種焊接不良，幾種常用的方法分別為：

一、減小底部裸露焊盤的面積。這種方法雖然可以解決芯片焊接不良問題，但是同時降低了芯片的散熱效果，違背了QFN芯片設計的初衷。長時間運行，較差的散熱性會影響芯片的性能并減少器件壽命。

二、減少錫膏的用量。這種方法在一定程度可能會降低焊接不良率，但是不能從根本上解決問題。一方面，錫膏在焊接過程中的狀態不容易控制，無法保證芯片引腳上的錫膏不被大焊盤吸附；另一方面，減少錫膏用量本身，也會使引腳焊接不充分，造成虛焊。

三、不將芯片的電源或地引腳與裸露焊盤連接。這種方法不存在所述的焊接不良，但是由于底部裸露焊盤占據了芯片底部的整個面積，這樣就沒有足夠的空間給芯片的電源或地進行鋪銅，從而使芯片容易受到外部噪音的干擾，影響到正常工作的穩定性，電磁兼容的能力變差。

四、改變芯片自身的封裝設計。專利CN201710114215中，同樣指出了類似的焊接不良問題，但是該發明專利主要改善的是增加了散熱面積和焊接強度，并沒有具體解決外圍導電焊盤上的錫覆蓋面積不達標的問題。而且更改芯片自身的設計，難度和成本都相對較大，給后續生產的工藝控制帶來不便。

發明內容

本發明提供了一種QFN芯片PCB封裝方法，解決了現有技術中提到的焊接不良的問題。

為解決上述技術問題，本發明采用下述技術方案予以實現：

一種QFN芯片PCB封裝方法，所述PCB布設有用于焊接QFN芯片的焊盤，所述焊盤包括中間焊盤以及位于所述中間焊盤四周的多個引腳焊盤；所述方法包括：

確定需要與中間焊盤電連接的引腳焊盤，將該引腳焊盤與中間焊盤通過布線層電連接；

調整與中間焊盤電連接的引腳焊盤的阻焊層開窗的尺寸或/和中間焊盤的阻焊層開窗的尺寸，使得該引腳焊盤的阻焊層開窗邊緣與中間焊盤的阻焊層開窗邊緣的間距≥設定距離。

進一步的，所述設定距離為0.4mm。