[發明專利]存儲器裝置的行解碼器

有效

• 申請號: 201710628795.4
• 申請日: 2017-07-28
• 公開（公告）號: CN109308928B
• 公開（公告）日: 2020-10-27
• 發明（設計）人: 何文喬
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: G11C16/08
• 分類號: G11C16/08
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 馬雯雯;臧建明

本發明提供一種存儲器裝置的行解碼器，包括第一選擇電路、第二選擇電路與解碼電路。第一選擇電路、第二選擇電路與存儲器裝置中的存儲器陣列相互串疊。解碼電路接收包括第一子地址與第二子地址的行地址。解碼電路基于第一子地址與第二子地址產生用以控制第一選擇電路與第二選擇電路的第一解碼數據與第二解碼數據。解碼電路中的第一解碼器將第一子地址解碼成第一解碼數據，且第一解碼數據響應于第二子地址中的第一預設比特的改變而被反轉。

技術領域

本發明涉及一種存儲器裝置的解碼技術，尤其涉及一種存儲器裝置的行解碼器。

背景技術

一般而言，存儲器裝置可通過行解碼器與列解碼器來選取存儲器陣列中的存儲單元，以對所選取的存儲單元進行讀取操作、驗證操作或是編程操作。此外，在進行讀取操作、驗證操作或是編程操作的期間，存儲器裝置中的控制邏輯電路會連續地累加存儲單元的行地址，以針對存儲器陣列中的預設區塊進行對應的操作。

現有的行解碼器可將行地址解碼成第一至第三解碼數據，以分別控制其內部的第一至第三選擇電路。此外，在處理連續累加的行地址的過程中，現有的行解碼器所解碼出的解碼數據往往會出現多次的同時轉態。舉例來說，就現有的行解碼器而言，當行地址從{000000}逐一累加至{111111}的過程中，第一至第三解碼數據同時發生轉態的次數為4，且第一至第三解碼數據中的兩解碼數據同時發生轉態的次數為12。然而，當解碼數據的狀態同時改變時，則代表第一至第三選擇電路中越多的開關同時被切換。因此，當解碼數據同時出現轉態的次數越多時，則將導致越多的電力開關損耗，進而增加行解碼器的電力消耗，并降低行解碼器的解碼速度。更甚者，還可能會使解碼數據無法于約定時間內完成轉態，而導致行解碼器的失效，進而降低行解碼器的可靠度。

發明內容

本發明提供一種存儲器裝置的行解碼器，其解碼電路中的第一解碼器可依據第二子地址中的第一預設比特將第一子地址解碼成第一解碼數據。藉此，將可降低行解碼器的電力消耗，并有助于增加行解碼器的解碼速度與可靠度。

本發明的存儲器裝置的行解碼器，包括第一選擇電路、第二選擇電路與解碼電路，且解碼電路包括第一解碼器。第一選擇電路、第二選擇電路與存儲器裝置中的存儲器陣列相互串疊。解碼電路電性連接第一選擇電路與第二選擇電路，并接收包括第一子地址與第二子地址的行地址。解碼電路基于第一子地址產生用以控制第一選擇電路的第一解碼數據，并基于第二子地址產生用以控制第二選擇電路的第二解碼數據。第一解碼器將第一子地址解碼成第一解碼數據，且第一解碼數據響應于第二子地址中的第一預設比特的改變而被反轉。

在本發明的一實施例中，上述的存儲器裝置的行解碼器還包括第三選擇電路。其中，第三選擇電路電性連接解碼電路且通過第二選擇電路電性連接第一選擇電路。行地址還包括第三子地址，且第一預設比特為第二子地址的最低有效比特。解碼電路更基于第三子地址產生用以控制第三選擇電路的第三解碼數據。解碼電路還包括第二解碼器與第三解碼器。第二解碼器將第二子地址解碼成第二解碼數據。第三解碼器將第三子地址解碼成第三解碼數據。

基于上述，本發明的行解碼器中的解碼電路可接收包括第一子地址與第二子地址的行地址。此外，解碼電路中的第一解碼器可將第一子地址解碼成第一解碼數據，且第一解碼數據響應于第二子地址中的第一預設比特的改變而被反轉。藉此，將可降低行解碼器的電力消耗，并有助于增加行解碼器的解碼速度與可靠度。

為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。

附圖說明

圖1為依據本發明的一實施例的存儲器裝置的示意圖。

圖2為依據本發明的一實施例的行解碼器的部分示意圖。

圖3為依據本發明的一實施例的解碼電路的真值表。

圖4為依據本發明的一實施例的第一解碼器的示意圖。