[發明專利]存儲器裝置的行解碼器

有效

• 申請號: 201710628795.4
• 申請日: 2017-07-28
• 公開（公告）號: CN109308928B
• 公開（公告）日: 2020-10-27
• 發明（設計）人: 何文喬
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: G11C16/08
• 分類號: G11C16/08
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 馬雯雯;臧建明

1.一種存儲器裝置的行解碼器，其特征在于，包括：

第一選擇電路與第二選擇電路，與所述存儲器裝置中的存儲器陣列相互串疊；以及

解碼電路，電性連接所述第一選擇電路與所述第二選擇電路，并接收包括第一子地址與第二子地址的行地址，所述解碼電路基于所述第一子地址產生用以控制所述第一選擇電路的第一解碼數據，并基于所述第二子地址產生用以控制所述第二選擇電路的第二解碼數據，且所述解碼電路包括：

第一解碼器，將所述第一子地址解碼成所述第一解碼數據，且所述第一解碼數據響應于所述第二子地址中的第一預設比特的改變而被反轉。

2.根據權利要求1所述的存儲器裝置的行解碼器，其特征在于，所述第一預設比特為所述第二子地址的最低有效比特。

3.根據權利要求2所述的存儲器裝置的行解碼器，其特征在于，所述第一解碼器包括：

第一反相器，接收所述第一子地址中的第一比特；

第二反相器，接收所述第一子地址中的第二比特；

第一多工器與第二多工器，分別接收所述第一比特與所述第一反相器的輸出比特，且所述第一多工器與所述第二多工器分別受控于所述第一預設比特，以致使所述第一多工器與所述第二多工器的輸出比特互為反相；

第三多工器與第四多工器，分別接收所述第二比特與所述第二反相器的輸出比特，且所述第三多工器與所述第四多工器分別受控于所述第一預設比特，以致使所述第三多工器與所述第四多工器的輸出比特互為反相；

第一與門，電性連接所述第一多工器與所述第三多工器的輸出端；

第二與門，電性連接所述第二多工器與所述第三多工器的輸出端；

第三與門，電性連接所述第一多工器與所述第四多工器的輸出端；以及

第四與門，電性連接所述第二多工器與所述第四多工器的輸出端，且所述第一與門至所述第四與門產生所述第一解碼數據。

4.根據權利要求2所述的存儲器裝置的行解碼器，其特征在于，所述第一解碼器包括：

第一同或門，接收所述第一子地址中的第一比特與所述第一預設比特；

第二同或門，接收所述第一子地址中的第二比特與所述第一預設比特；

第一反相器，電性連接所述第一同或門的輸出端；

第二反相器，電性連接所述第二同或門的輸出端；

第一與門，電性連接所述第一同或門的輸出端與所述第二同或門的輸出端；

第二與門，電性連接所述第二同或門的輸出端與所述第一反相器的輸出端；

第三與門，電性連接所述第一同或門的輸出端與所述第二反相器的輸出端；以及

第四與門，電性連接所述第一反相器的輸出端與所述第二反相器的輸出端，且所述第一與門至第四與門產生所述第一解碼數據。

5.根據權利要求2所述的存儲器裝置的行解碼器，其特征在于，還包括第三選擇電路，電性連接所述解碼電路且通過所述第二選擇電路電性連接所述第一選擇電路，其中所述行地址還包括第三子地址，所述解碼電路還基于所述第三子地址產生用以控制所述第三選擇電路的第三解碼數據，所述解碼電路還包括：

第二解碼器，將所述第二子地址解碼成所述第二解碼數據；以及

第三解碼器，將所述第三子地址解碼成所述第三解碼數據。

6.根據權利要求5所述的存儲器裝置的行解碼器，其特征在于，所述行地址具有3×K比特，所述第一選擇電路中的N²個選擇器分別受控于所述第一解碼數據，所述第二選擇電路中的N個選擇器分別受控于所述第二解碼數據，所述第三選擇電路中的選擇器受控于所述第三解碼數據，且所述第一選擇電路中的所述N²個選擇器、所述第二選擇電路中的所述N個選擇器以及所述第三選擇電路中的所述選擇器分別包括N個開關，其中N＝2^K，且K為正整數。