[發(fā)明專(zhuān)利]FPGA器件并行模式配置的裝置及方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201710625068.2
• 申請(qǐng)日: 2017-07-27
• 公開(kāi)（公告）號(hào): CN107390116A
• 公開(kāi)（公告）日: 2017-11-24
• 發(fā)明（設(shè)計(jì)）人: 胡凱;楊海鋼;賈一平;張超
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中科億海微電子科技（蘇州）有限公司
• 主分類(lèi)號(hào): G01R31/3185
• 分類(lèi)號(hào): G01R31/3185
• 代理公司: 中科專(zhuān)利商標(biāo)代理有限責(zé)任公司11021
• 代理人: 曹玲柱

技術(shù)領(lǐng)域

本公開(kāi)涉及集成電路測(cè)試領(lǐng)域，尤其涉及一種基于自動(dòng)測(cè)試設(shè)備(Automatic Test Equipment，簡(jiǎn)稱ATE)測(cè)試平臺(tái)實(shí)現(xiàn)FPGA器件并行模式配置的裝置及方法。

背景技術(shù)

現(xiàn)場(chǎng)FPGA(Field Programmable Gate Array，F(xiàn)PGA)，它是可編程陣列邏輯(Programmable Array Logic，PAL)、通用陣列邏輯(Generic Array Logic，GAL)、復(fù)雜FPGA(Complex Programmable Logic Device，CPLD)等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作物專(zhuān)用集成電路(ASIC)領(lǐng)域中一種半定制電路而出現(xiàn)，即解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)，廣泛應(yīng)用在航天、通信、計(jì)算機(jī)硬件系統(tǒng)、程序控制、消費(fèi)類(lèi)電子產(chǎn)品、汽車(chē)、醫(yī)療等領(lǐng)域.

FPGA器件采用了邏輯單元陣列LCA(Logic Cell Array)的新概念，內(nèi)部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸入輸出模塊IOB(Input Output Block)和內(nèi)部連線(Interconnect)三個(gè)部分，該器件可以通過(guò)編程把通用集成電路快速配置成用戶需要的專(zhuān)用數(shù)字電路。

近年來(lái)，為了適應(yīng)當(dāng)前電子產(chǎn)品的設(shè)計(jì)需要，F(xiàn)PGA器件的規(guī)模已經(jīng)越來(lái)越大，復(fù)雜，最新的FPGA器件內(nèi)部的等效門(mén)數(shù)已經(jīng)達(dá)到了百萬(wàn)門(mén)、幾百萬(wàn)門(mén)以上，并且內(nèi)部包括高速I(mǎi)/O，嵌入式微處理器和RAM，高速時(shí)鐘處理等模塊，器件測(cè)試面對(duì)的挑戰(zhàn)也越來(lái)越大，傳統(tǒng)的并行模式配置的裝置是將FPGA芯片置于特制的開(kāi)發(fā)板上，將配置位流碼文件下載到芯片中，通過(guò)信號(hào)發(fā)生器產(chǎn)生相應(yīng)的輸入信號(hào)激勵(lì)施加到器件的輸入引腳，再通過(guò)示波器或邏輯分析儀等儀器觀察器件輸出引腳信號(hào)變化是否符合預(yù)期，人工判斷位流碼文件正確性，這種方法效率低，只能粗略的觀察有限個(gè)輸出引腳的信號(hào)變化情況，測(cè)試精度難以保證，只能用于實(shí)驗(yàn)室研究和驗(yàn)證，不能進(jìn)行批量測(cè)試。

公開(kāi)內(nèi)容

(一)要解決的技術(shù)問(wèn)題

本公開(kāi)提供了一種基于ATE測(cè)試平臺(tái)實(shí)現(xiàn)FPGA器件并行模式配置的裝置及方法，以至少部分解決以上所提出的技術(shù)問(wèn)題。

(二)技術(shù)方案

根據(jù)本公開(kāi)的一個(gè)方面，提供了一種FPGA器件并行模式配置的裝置，包括：配置PROM，其輸入連接到ATE輸出，輸出連接到被測(cè)FPGA的并行IO接口，用于存儲(chǔ)FPGA器件預(yù)定待測(cè)功能電路的配碼文件，接收ATE控制信號(hào)并將配置數(shù)據(jù)發(fā)送給被測(cè)FPGA；ATE，其輸入連接到被測(cè)FPGA功能電路引腳，輸出連接到配置PROM及被測(cè)FPGA輸入端，用于控制PROM對(duì)FPGA進(jìn)行并行配置，為配置PROM電路及被測(cè)FPGA器件提供配置所需的CCLK時(shí)鐘信號(hào)，所述ATE通過(guò)被測(cè)FPGA反饋的完成標(biāo)志DONE信號(hào)判斷配置完成后，根據(jù)被測(cè)FPGA功能電路引腳輸出信號(hào)對(duì)配置完成后的功能電路進(jìn)行測(cè)試及結(jié)果判定。

在本公開(kāi)一些實(shí)施例中，所述ATE監(jiān)測(cè)配置完成標(biāo)志DONE信號(hào)的變化：當(dāng)ATE監(jiān)測(cè)到DONE信號(hào)指示配置成功完成后，開(kāi)始對(duì)被測(cè)FPGA器件的預(yù)定待測(cè)功能電路進(jìn)行測(cè)試、結(jié)果對(duì)比判定及反饋對(duì)比結(jié)果，從而完成被測(cè)FPGA器件的某一個(gè)預(yù)定待測(cè)功能電路的測(cè)試。

在本公開(kāi)一些實(shí)施例中，所述ATE根據(jù)CCLK的頻率，計(jì)算配置完成所需時(shí)間長(zhǎng)度并開(kāi)始等待，在時(shí)間到達(dá)后，開(kāi)始檢測(cè)DONE端口的狀態(tài)，當(dāng)監(jiān)測(cè)到DONE端口信號(hào)由“L”變?yōu)椤癏”，并處于“H”狀態(tài)不變，表明配置完成。

在本公開(kāi)一些實(shí)施例中，所述FPGA配置所需時(shí)鐘信號(hào)由所述ATE提在CCLK端口提供、配置所需的數(shù)據(jù)信號(hào)由所述PROM在D0-D7端口提供。

在本公開(kāi)一些實(shí)施例中，所述配置PROM可以搭載在ATE測(cè)試板上；所述配置PROM上存儲(chǔ)的FPGA器件預(yù)定待測(cè)功能電路的配碼文件是通過(guò)被測(cè)FPGA相對(duì)應(yīng)的設(shè)計(jì)工具生成的，配置PROM在ATE控制下對(duì)被測(cè)FPGA器件輸入D[0..7]并行8位配置數(shù)據(jù)，對(duì)被測(cè)FPGA進(jìn)行配置。

在本公開(kāi)一些實(shí)施例中，所述ATE還用于為配置PROM電路及被測(cè)FPGA器件提供工作所需V_cc電源信號(hào)。

根據(jù)本公開(kāi)的另一個(gè)方面，提供了一下FPGA器件并行模式配置的方法，包括以下步驟：

步驟A，通過(guò)被測(cè)FPGA相對(duì)應(yīng)的設(shè)計(jì)工具生成該器件預(yù)定待測(cè)功能電路的配碼文件，所述配碼文件為位流碼格式；