[發明專利]FPGA器件并行模式配置的裝置及方法

在審

• 申請號: 201710625068.2
• 申請日: 2017-07-27
• 公開（公告）號: CN107390116A
• 公開（公告）日: 2017-11-24
• 發明（設計）人: 胡凱;楊海鋼;賈一平;張超
• 申請（專利權）人: 中科億海微電子科技（蘇州）有限公司
• 主分類號: G01R31/3185
• 分類號: G01R31/3185
• 代理公司: 中科專利商標代理有限責任公司11021
• 代理人: 曹玲柱

1.一種FPGA器件并行模式配置的裝置，包括：

配置PROM，其輸入連接到ATE輸出，輸出連接到被測FPGA的并行IO接口，用于存儲FPGA器件預定待測功能電路的配碼文件，接收ATE控制信號并將配置數據發送給被測FPGA；

ATE，其輸入連接到被測FPGA功能電路引腳，輸出連接到配置PROM及被測FPGA輸入端，用于控制PROM對FPGA進行并行配置，為配置PROM電路及被測FPGA器件提供配置所需的CCLK時鐘信號，所述ATE通過被測FPGA反饋的完成標志DONE信號判斷配置完成后，根據被測FPGA功能電路引腳輸出信號對配置完成后的功能電路進行測試及結果判定。

2.根據權利要求1所述的裝置，所述ATE監測配置完成標志DONE信號的變化：當ATE監測到DONE信號指示配置成功完成后，開始對被測FPGA器件的預定待測功能電路進行測試、結果對比判定及反饋對比結果，從而完成被測FPGA器件的某一個預定待測功能電路的測試。

3.根據權利要求2所述的裝置，所述ATE根據CCLK的頻率，計算配置完成所需時間長度并開始等待，在時間到達后，開始檢測DONE端口的狀態，當監測到DONE端口信號由“L”變為“H”，并處于“H”狀態不變，表明配置完成。

4.根據權利要求3所述的裝置，所述FPGA配置所需時鐘信號由所述ATE提在CCLK端口提供、配置所需的數據信號由所述PROM在D0-D7端口提供。

5.根據權利要求4所述的裝置，所述配置PROM可以搭載在ATE測試板上；所述配置PROM上存儲的FPGA器件預定待測功能電路的配碼文件是通過被測FPGA相對應的設計工具生成的，配置PROM在ATE控制下對被測FPGA器件輸入D[0..7]并行8位配置數據，對被測FPGA進行配置。

6.根據權利要求5所述的裝置，所述ATE還用于為配置PROM電路及被測FPGA器件提供工作所需V_cc電源信號。

7.一種FPGA器件并行模式配置的方法，采用如權利要求1至6中任意一項所述的FPGA器件并行模式配置的裝置，包括以下步驟：

步驟A，通過被測FPGA相對應的設計工具生成該器件預定待測功能電路的配碼文件，所述配碼文件為位流碼格式；

步驟B，將預定待測功能電路的配碼文件進行數據格式轉換，并將轉換后的文件寫入到所述所搭載配置電路的PROM中；

步驟C，ATE為所述PROM電路及所述FPGA提供配置所需信號，判斷配置PROM及被測FPGA器件是否上電，若未上電則返回重新執行步驟C，若已上電則轉至步驟D；

步驟D，ATE提供配置所需的CCLK時鐘信號給被測FPGA及配置PROM，使配置PROM電路完成對被測FPGA器件的配置；

步驟E，在配置完成后，ATE為預定待測功能電路的輸入引腳施加測試激勵，對被測FPGA器件的預定待測功能進行測試。

8.根據權利要求7所述的方法，所述步驟D進一步包括，在配置開始后，所述ATE開始實時檢測DONE端口的狀態，若在經過了預定個數的CCLK時鐘周期后，檢測到DONE信號標志被測器件配置完成，轉至步驟E，若配置未完成則繼續檢測DONE端口的狀態。

9.根據權利要求8所述的方法，所述步驟D進一步包括，所述ATE根據CCLK的頻率，計算配置完成所需時間長度并開始等待，在時間到達后，開始檢測監測配置完成標志DONE信號的變化，當監測到DONE信號由“L”變為“H”，并維持“H”狀態不變，表明配置完成。

10.根據權利要求9所述的方法，所述步驟E進一步包括，ATE為預定待測功能電路的輸入引腳施加測試激勵的同時，開始對被測FPGA器件的預定待測功能進行測試，對預定待測功能電路的輸出引腳的的信號進行采樣，并將實際采樣結果與期待波形進行對比，從而判定被測FPGA器件的預定待測功能電路是否正常工作，若不能正常工作則結束測試，表示被測FPGA器件的預定待測功能電路不符合要求.。