[發明專利]半導體裝置及其制造方法

有效

• 申請號: 201710615546.1
• 申請日: 2017-07-26
• 公開（公告）號: CN109309052B
• 公開（公告）日: 2020-10-16
• 發明（設計）人: 李勇
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/8244;H01L27/092;H01L27/11
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 李浩

本發明公開了一種半導體裝置及其制造方法。該方法包括：提供半導體結構，該半導體結構包括：襯底；以及在該襯底上的間隔開的第一鰭片和第二鰭片；在半導體結構上沉積第一層間電介質層；對第一層間電介質層進行部分地第一刻蝕以露出第一鰭片的頂部；在露出第一鰭片的頂部之后，去除該第一鰭片的一部分以形成第一凹槽；在第一凹槽中外延生長第一電極；對第一層間電介質層進行部分地第二刻蝕以露出該第二鰭片的頂部；在露出該第二鰭片的頂部之后，去除第二鰭片的一部分以形成第二凹槽，其中該第二凹槽與該第一凹槽隔離開；以及在第二凹槽中外延生長第二電極。本發明可以解決現有技術中的不同器件的電極外延體的橋接問題。

技術領域

本發明涉及半導體技術領域，特別涉及一種半導體裝置及其制造方法。

背景技術

通常在PMOS(P-channel Metal Oxide Semiconductor，P型溝道金屬氧化物半導體)器件中，SiGe(硅鍺)外延體(作為源極和漏極)通過改善空穴遷移率和降低接觸電阻從而可以改善PMOS器件的性能。而在NMOS(N-channel Metal Oxide Semiconductor，N型溝道金屬氧化物半導體)器件中，SiP(磷化硅)外延體(作為源極和漏極)可以通過增加源區或漏區的接觸面積來降低接觸電阻從而改善NMOS器件性能。但是，如果PMOS和NMOS外延體生長得太大，則這兩個器件的外延體有可能產生連接的問題，從而造成連接PMOS器件外延體的電源電壓Vdd和連接NMOS器件外延體的電路公共接地端電壓Vss有橋接的風險，這將使得電路失效。

圖1是示意性地示出現有技術中的SRAM(Static Random Access Memory，靜態隨機存取存儲器)的電路布局圖。圖1中示出了柵極接觸件101、有源區(例如源極或漏極)接觸件102和有源區103。該SRAM包括6個晶體管，分別是通過門(Pass Gate，簡稱為PG)晶體管11和14、下拉(Pull Down，簡稱為PD)晶體管12和15、以及上拉(Pull Up，簡稱為PU)晶體管13和16。其中，通過門晶體管和下拉晶體管是NMOS晶體管器件，它們的有源區接觸件連接Vss，上拉晶體管是PMOS晶體管器件，它的有源區接觸件連接Vdd。如果PMOS晶體管和NMOS晶體管的源極和漏極(即前面所述的外延體)生長得太大，則PMOS晶體管的源極/漏極與NMOS晶體管的源極/漏極有連接的危險，即Vdd和Vss就有橋接的危險。目前，這些PMOS晶體管和NMOS晶體管可以是FinFET(Fin Field-Effect Transistor，鰭式場效應晶體管)器件，隨著Fin(鰭片)的尺寸逐漸減小，在SiP和SiGe之間的空間變得更小，Vdd至Vss的橋接問題變得更加嚴重。

雖然在目前的制造工藝中，如果SiP和SiGe生長的太大，可能會造成Vdd和Vss的橋接問題，但是，如果減小SiGe外延體的體積，則SiGe對溝道區域的應力將會減小，降低空穴遷移率，并且由于接觸面積減小，造成接觸電阻也將會增加。如果減小SiP外延體的體積，將會由于接觸面積減小而增加接觸電阻。然而對于邏輯器件，外延體的體積越大越好。

此外，隨著器件尺寸的進一步減小，源漏區域的面積變得可能不夠大，通常可能造成源極和漏極的外延體融合，這除了可能造成Vdd和Vss的橋接問題之外，還可能使得CESL(Contact etch stop layer，接觸刻蝕停止層)層不能連續地覆蓋相鄰的兩個源極/漏極外延體之間的空隙，所以后續的層間電介質層的空隙填充將可能變成一個問題。例如，如果CESL層或層間電介質層存在空隙，在形成接觸件的過程中，在接觸孔打開之后，用于形成接觸件的鎢材料可能會填充到空隙中，導致接觸件可能橋接鄰近的外延體，因此，對于NMOS器件和PMOS器件，需要體積比較小的源極/漏極外延體，但是另一方面，也需要體積盡可能大的外延體來減小接觸電阻，因此，這成為一個亟待解決的矛盾問題。

發明內容

本發明的發明人發現上述現有技術中存在問題，并因此針對所述問題中的至少一個問題提出了一種新的技術方案。