[發明專利]半導體結構及其形成方法

在審

• 申請號: 201710614901.3
• 申請日: 2017-07-25
• 公開（公告）號: CN109300838A
• 公開（公告）日: 2019-02-01
• 發明（設計）人: 張城龍
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/77
• 分類號: H01L21/77;H01L27/02
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

一種半導體結構及其形成方法，形成方法包括：形成基底，所述基底包括襯底、位于所述襯底上的柵極結構以及位于相鄰柵極結構之間襯底上的刻蝕停止層，所述刻蝕停止層還延伸至所述柵極結構的側壁上；形成保護層，所述保護層覆蓋相鄰柵極結構之間的刻蝕停止層，且露出部分所述柵極結構側壁上的刻蝕停止層；形成所述保護層之后，對露出的所述刻蝕停止層進行減薄處理。通過在減薄處理之前，形成所述保護層，在保證所述刻蝕停止層厚度的前提下，擴大相鄰柵極結構之間間隙的寬度，降低層間介質層填充工藝難度和擴大接觸孔工藝窗口的兼顧，有利于良率的提高，有利于所形成半導體結構性能的提高。

技術領域

本發明涉及半導體制造領域，特別涉及一種半導體結構及其形成方法。

背景技術

隨著集成電路制造技術的不斷發展，人們對集成電路的集成度和性能的要求變得越來越高。為了提高集成度，降低成本，元器件的關鍵尺寸不斷變小，集成電路內部的電路密度越來越大，這種發展使得晶圓表面無法提供足夠的面積來制作所需要的互連線。

為了滿足關鍵尺寸縮小過后的互連需要，目前不同半導體結構之間以及半導體結構與電路之間是通過由插塞和互連線構成的互聯結構實現電連接的。而且在插塞的結構中還引入了多種功能膜層，從而達到減小接觸電阻、防止金屬擴散等目的。

隨著尺寸的不斷減小，現有工藝形成具有插塞的半導體結構往往會容易窗口過小、良率過低或者性能不良的問題。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，以擴大工藝窗口、提高良率，改善半導體結構的性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：形成基底，所述基底包括襯底、位于所述襯底上的柵極結構以及位于相鄰柵極結構之間襯底上的刻蝕停止層，所述刻蝕停止層還延伸至所述柵極結構的側壁上；形成保護層，所述保護層覆蓋相鄰柵極結構之間的刻蝕停止層，且露出部分所述柵極結構側壁上的刻蝕停止層；形成所述保護層之后，對露出的所述刻蝕停止層進行減薄處理。

相應的，本發明還提供一種半導體結構，包括：基底，所述基底包括襯底、位于所述襯底上的柵極結構以及至少位于相鄰柵極結構之間襯底上的刻蝕停止層；層間介質層，至少填充于相鄰柵極結構之間，相鄰柵極結構之間的層間介質層遠離所述基底一側的寬度大于相鄰柵極結構之間的層間介質層靠近所述基底一側的寬度。

與現有技術相比，本發明的技術方案具有以下優點：

由于所述減薄處理在所述保護層形成之后進行，所以在減薄處理過程中，所述保護層能夠起到保護相鄰柵極結構之間襯底上的刻蝕停止層，防止所述刻蝕停止層受損，從而能夠有效擴大后續形成層間介質層和接觸孔的工藝窗口，有利于良率的提高；因此通過所述保護層的設置和所述減薄處理的進行，能夠在保證相鄰柵極結構之間刻蝕停止層厚度的前提下，有效擴大相鄰柵極結構之間間隙的寬度，從而既能夠降低后續層間介質層的填充工藝難度，提高層間介質層的形成質量，還能夠保證后續接觸孔形成的工藝窗口，有利于良率的提高，有利于所形成半導體結構性能的提高。

附圖說明

圖1至圖4是一種半導體結構形成方法各個步驟的剖面結構示意圖；

圖5至圖10是本發明半導體結構形成方法一實施例各個步驟對應的剖面結構示意圖；

圖11至圖15是本發明半導體結構形成方法另一實施例各個步驟對應的剖面結構示意圖。

具體實施方式

由背景技術可知，現有技術形成具有插塞的半導體結構往往存在窗口過小、良率過低或者性能不良的問題。現結合一種半導體結構的形成過程分析其窗口過小、良率過低、性能不良問題的原因：

參考圖1至圖4，示出了一種半導體結構形成方法各個步驟的剖面結構示意圖。