[發(fā)明專利]一種FPGA芯片中存儲元件的檢測電路及檢測方法

有效

• 申請?zhí)枺?/td>: 201710607703.4
• 申請日: 2017-07-24
• 公開（公告）號: CN107452426B
• 公開（公告）日: 2020-04-07
• 發(fā)明（設(shè)計）人: 王賀;王熙慶;汪悅;張紅旗;寧永成;張大宇;張松;蔣承志;叢山;姜琳
• 申請（專利權(quán)）人: 中國空間技術(shù)研究院
• 主分類號: G11C29/56
• 分類號: G11C29/56
• 代理公司: 北京路浩知識產(chǎn)權(quán)代理有限公司 11002
• 代理人: 王慶龍;李官

1.一種FPGA芯片中存儲元件的檢測電路，其特征在于，包括：

至少一個切片，每個切片包括多個連接通道，每個所述連接通道包括依次連接的一個第一存儲元件、一個查找表和一個第二存儲元件，每個所述連接通道的第二存儲元件連接下一個連接通道的第一存儲元件，每個所述第一存儲元件和所述第二存儲元件還具有用于接收時鐘信號的時鐘信號輸入端；

所述第一存儲元件和第二存儲元件，用于在接收到第一時鐘信號時，接收并存儲第一檢測信號，在接收到第二時鐘信號時，接收存儲第一參考信號，并輸出第一檢測結(jié)果，以根據(jù)所述第一檢測結(jié)果確定所述第一存儲元件和第二存儲元件是否可存儲所述第一檢測信號；

所述第一參考信號與所述第一檢測信號為不同的信號；

所述查找表，用于將所述第一存儲元件輸出的第一檢測信號和第一參考信號譯碼后輸出給所述第二存儲元件。

2.根據(jù)權(quán)利要求1所述的檢測電路，其特征在于，所述第一存儲元件和所述第二存儲元件還具有用于接收異步復(fù)位信號、異步置位信號、同步復(fù)位信號或同步置位信號的第一功能信號輸入端；

相應(yīng)地，所述第一存儲元件和所述第二存儲元件，還用于：接收異步復(fù)位信號、異步置位信號、同步復(fù)位信號或同步置位信號，并在所述異步復(fù)位信號、異步置位信號、同步復(fù)位信號或同步置位信號生效后，生成并存儲第一異步復(fù)位初始信號、第一異步置位初始信號、第一同步復(fù)位初始信號或第一同步置位初始信號；接收第三時鐘信號，并在接收到第三時鐘信號時，接收存儲第二參考信號，并輸出第二檢測結(jié)果，以根據(jù)所述第二檢測結(jié)果確定所述第一存儲元件和所述第二存儲元件是否異步復(fù)位、異步置位、同步復(fù)位或同步置位；

所述查找表，還用于將所述第一存儲元件輸出的所述第一異步復(fù)位初始信號、第一異步置位初始信號、第一同步復(fù)位初始信號或第一同步置位初始信號以及第二參考信號，譯碼后輸出給所述第二存儲元件；

所述第一異步復(fù)位初始信號、第一異步置位初始信號、第一同步復(fù)位初始信號或第一同步置位初始信號均為與所述第一參考信號不同的信號，所述第一異步復(fù)位初始信號、第一異步置位初始信號、第一同步復(fù)位初始信號或第一同步置位初始信號均為所述第二參考信號不同的信號。

3.一種FPGA芯片中存儲元件的檢測電路，其特征在于，包括：多個可配置邏輯塊，每個所述可配置邏輯塊包含兩個切片，其中一個切片為被測電路，另一個切片為檢測電路，所述被測電路包括多個待測的第三存儲元件，所述檢測電路包括多個連接通道，每個所述連接通道包括相互連接的查找表和第四存儲元件，每個連接通道的第四存儲元件連接下一個連接通道的查找表的第一信號輸入端，每個所述第三存儲元件連接一個所述查找表的第二信號輸入端，所述查找表配置為選擇器，每個所述第四存儲元件還具有用于接收時鐘信號的時鐘信號輸入端；

所述第三存儲元件，用于接收存儲第二檢測信號，并將所述第二檢測信號輸出給所述查找表；

所述查找表，用于接收所述第二檢測信號和第三參考信號，并將所述第二檢測信號和所述第三參考信號輸出給所述第四存儲元件；

所述第四存儲元件，用于在接收到第四時鐘信號時，接收并存儲所述第二檢測信號，在接收到第五時鐘信號時，接收并存儲所述第三參考信號，并輸出第三檢測結(jié)果，以根據(jù)所述第三檢測結(jié)果確定所述第三存儲元件是否可存儲所述第二檢測信號；

所述第三參考信號與所述第二檢測信號為不同的信號。