[發明專利]一種FPGA芯片中存儲元件的檢測電路及檢測方法

有效

• 申請號: 201710607703.4
• 申請日: 2017-07-24
• 公開（公告）號: CN107452426B
• 公開（公告）日: 2020-04-07
• 發明（設計）人: 王賀;王熙慶;汪悅;張紅旗;寧永成;張大宇;張松;蔣承志;叢山;姜琳
• 申請（專利權）人: 中國空間技術研究院
• 主分類號: G11C29/56
• 分類號: G11C29/56
• 代理公司: 北京路浩知識產權代理有限公司 11002
• 代理人: 王慶龍;李官

本發明提供一種FPGA芯片中存儲元件的檢測電路及方法，電路包括切片，切片有多個含依次連接的第一元件、查找表和第二元件的通道，第二元件接下一通道的第一元件。元件在收到第一時鐘信號時接收存儲檢測信號；收到第二時鐘信號時接收存儲參考信號，輸出結果。或包括：可配置邏輯塊的兩切片中的被測和檢測電路，被測電路有多個待測第三元件，檢測電路有連接的查找表和第四元件的多個通道，第四元件接下一通道查找表的輸入，每個第三元件接查找表另一輸入。第三元件接收存儲檢測信號；查找表接收參考和檢測信號，輸出給第四元件；第四元件收到第四時鐘信號時接收存儲檢測信號，接收到第五時鐘信號時接收存儲參考信號，輸出結果。元件為存儲元件。

技術領域

本發明涉及集成電路芯片測試領域，更具體地，涉及SRAM型FPGA芯片中存儲元件的檢測電路及檢測方法。

背景技術

FPGA(Field－Programmable Gate Array)，即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。

Xilinx 7系列FPGA包括Artix-7、Kentix-7與Virtex-7三個子類，三類器件的可配置邏輯塊(CLB)結構相同，如圖1所示。每個CLB由2個切片(SLICE)組成，每個切片具有唯一的物理位置編號(如X0Y0，X2Y1)。

存儲元件(Storage Element)是FPGA SLICE中實現可編程時序邏輯的功能模塊，是進行同步設計、建立流水線結構、提升FPGA內部邏輯運行速度的關鍵單元。7系列FPGA在每個SLICE中集成了8個可編程的單bit存儲元件，按功能可以將其分為兩組，每組4個，其中一組可以實現觸發器與鎖存器的功能(稱為FF組)，另一組只能實現觸發器功能(稱為5FF組)，具體原語及功能見表1：

表1

現有關于存儲元件的檢測方法及優缺點如下：

現有關于存儲元件的檢測方法都是對Xilinx早期Virtex、Virtex-II等型號存儲元件的檢測方法，由于Virtex-7系列的CLB SLICE的結構發生了較大改進，早期Virtex、Virtex-II使用的檢測電路與檢測方法對于Virtex-7并不適用，目前尚沒有一種對Virtex-7FPGA存儲元件的觸發器與鎖存器功能進行檢測、并對檢測到的故障進行定位的方法。

發明內容

本發明提供一種克服上述問題或者至少部分地解決上述問題的FPGA芯片中存儲元件的檢測電路及檢測方法。

第一方面，本發明提供一種FPGA芯片中存儲元件的檢測電路，包括：

至少一個切片，每個切片包括多個連接通道，每個所述連接通道包括依次連接的一個第一存儲元件、一個查找表和一個第二存儲元件，每個所述連接通道的第二存儲元件連接下一個連接通道的第一存儲元件，每個所述第一存儲元件和所述第二存儲元件還具有用于接收時鐘信號的時鐘信號輸入端；

所述第一存儲元件和第二存儲元件，用于在接收到第一時鐘信號時，接收并存儲第一檢測信號，在接收到第二時鐘信號時，接收存儲第一參考信號，并輸出第一檢測結果，以根據所述第一檢測結果確定所述第一存儲元件和第二存儲元件是否可存儲所述第一檢測信號；

所述第一參考信號與所述第一檢測信號為不同的信號；

所述查找表，用于將所述第一存儲元件輸出的第一檢測信號和第一參考信號譯碼后輸出給所述第二存儲元件。

優選的，所述第一存儲元件和所述第二存儲元件還具有用于接收異步復位信號、異步置位信號、同步復位信號或同步置位信號的第一功能信號輸入端；