[發明專利]分頻修正電路、接收電路以及集成電路有效
| 申請號: | 201710599805.6 | 申請日: | 2017-07-21 |
| 公開(公告)號: | CN107666302B | 公開(公告)日: | 2021-06-15 |
| 發明(設計)人: | 松田篤 | 申請(專利權)人: | 株式會社索思未來 |
| 主分類號: | H03K5/156 | 分類號: | H03K5/156;H03L7/18;H03K23/64 |
| 代理公司: | 北京集佳知識產權代理有限公司 11227 | 代理人: | 舒艷君;李洋 |
| 地址: | 日本神*** | 國省代碼: | 暫無信息 |
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| 摘要: | |||
| 搜索關鍵詞: | 分頻 修正 電路 接收 以及 集成電路 | ||
1.一種分頻修正電路,其特征在于,具有:
第一分頻器,進行輸入信號的小數分頻,輸出占空比相互不同的第一分頻信號和第二分頻信號;和
修正器,基于上述第一分頻信號以及上述第二分頻信號,生成具有上述第一分頻信號的占空比和上述第二分頻信號的占空比的中間的占空比的第一輸出信號,
上述第一分頻器輸出上述第一分頻信號的邏輯反轉信號亦即第三分頻信號和上述第二分頻信號的邏輯反轉信號亦即第四分頻信號,
上述修正器基于上述第三分頻信號以及上述第四分頻信號,生成具有上述第三分頻信號的占空比和上述第四分頻信號的占空比的中間的占空比的第二輸出信號。
2.根據權利要求1所述的分頻修正電路,其特征在于,
上述修正器按照電平以比上述第一分頻信號以及上述第二分頻信號的電平變化時間長的電平變化時間從第一邏輯電平向第二邏輯電平變化的方式生成上述第一輸出信號。
3.根據權利要求1所述的分頻修正電路,其特征在于,
上述第一分頻信號以及上述第二分頻信號的上升定時彼此相同,
上述第一輸出信號的周期與上述第一分頻信號以及上述第二分頻信號的周期相同,
上述第三分頻信號以及上述第四分頻信號的下降定時彼此相同,
上述第二輸出信號的周期與上述第三分頻信號以及上述第四分頻信號的周期相同。
4.根據權利要求1所述的分頻修正電路,其特征在于,
上述修正器具有:
延遲電路,生成上述第一分頻信號的延遲信號;和
輸出電路,基于上述第一分頻信號、上述第二分頻信號以及上述第一分頻信號的延遲信號,輸出上述第一輸出信號。
5.根據權利要求1所述的分頻修正電路,其特征在于,
上述修正器具有:
延遲電路,生成上述第一分頻信號的延遲信號以及上述第三分頻信號的延遲信號;
第一輸出電路,基于上述第一分頻信號、上述第二分頻信號以及上述第一分頻信號的延遲信號,輸出上述第一輸出信號;以及
第二輸出電路,基于上述第三分頻信號、上述第四分頻信號以及上述第三分頻信號的延遲信號,輸出上述第二輸出信號。
6.根據權利要求4所述的分頻修正電路,其特征在于,
上述輸出電路具有:
第一p溝道場效應晶體管,柵極與上述第一分頻信號的節點連接,漏極與上述第一輸出信號的節點連接;
第一n溝道場效應晶體管,柵極與上述第二分頻信號的節點連接,漏極與上述第一輸出信號的節點連接;
第二p溝道場效應晶體管,柵極與第一電位的節點連接,源極與第二電位的節點連接,漏極與上述第一p溝道場效應晶體管的源極連接;
第三p溝道場效應晶體管,柵極與上述第一分頻信號的延遲信號的節點連接,源極與上述第二電位的節點連接,漏極與上述第一p溝道場效應晶體管的源極連接;
第二n溝道場效應晶體管,柵極與上述第二電位的節點連接,源極與上述第一電位的節點連接,漏極與上述第一n溝道場效應晶體管的源極連接;以及
第三n溝道場效應晶體管,柵極與上述第一分頻信號的延遲信號的節點連接,源極與上述第一電位的節點連接,漏極與上述第一n溝道場效應晶體管的源極連接。
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