[發明專利]一種半導體器件及其制造方法和電子裝置

在審

• 申請號: 201710595680.X
• 申請日: 2017-07-20
• 公開（公告）號: CN109285810A
• 公開（公告）日: 2019-01-29
• 發明（設計）人: 李勇
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 高偉;翟海青

1.一種半導體器件的制造方法，其特征在于，所述方法包括：

提供半導體襯底，所述半導體襯底上具有預定形成柵極結構的區域；

在所述預定形成柵極結構的區域依次形成功函數層和阻擋層，其中，所述阻擋層包括富氧阻擋層、富氮阻擋層和富氫阻擋層中的至少一種；

在所述阻擋層上形成柵極電極層。

2.如權利要求1所述的制造方法，其特征在于，所述富氫阻擋層位于所述阻擋層的頂層；所述富氧阻擋層位于所述阻擋層的底層；所述富氮阻擋層位于所述阻擋層的中間層，所述中間層位于所述底層和所述頂層之間。

3.如權利要求1所述的制造方法，其特征在于，形成所述富氧阻擋層的方法包括以下步驟：

形成部分厚度的所述阻擋層；

對所述部分厚度的阻擋層進行含氧等離子體處理，以使該部分厚度的所述阻擋層形成為所述富氧阻擋層。

4.如權利要求1所述的制造方法，其特征在于，形成所述富氮阻擋層的方法包括以下步驟：

沉積部分厚度的所述阻擋層；

對所述部分厚度的阻擋層進行含氮等離子體處理，以形成部分厚度的所述富氮阻擋層；

循環執行所述沉積部分厚度的所述阻擋層和所述含氮等離子體處理步驟若干次，直到形成預定厚度的所述富氮阻擋層。

5.如權利要求4所述的制造方法，其特征在于，循環執行所述沉積部分厚度的所述阻擋層和所述含氮等離子體處理步驟2次。

6.如權利要求5所述的制造方法，其特征在于，每次沉積的所述阻擋層的厚度為預定形成的所述阻擋層的總厚度的四分之一。

7.如權利要求1所述的制造方法，其特征在于，形成所述富氫阻擋層的方法包括以下步驟：

沉積部分厚度的所述阻擋層；

對所述部分厚度的所述阻擋層進行含氫等離子體處理，以使該部分厚度的所述阻擋層形成為所述富氫阻擋層。

8.如權利要求1所述的制造方法，其特征在于，所述富氧阻擋層的厚度為所述阻擋層總厚度的四分之一，所述富氫阻擋層的厚度為所述阻擋層總厚度的四分之一，所述富氮阻擋層的厚度為所述阻擋層總厚度的二分之一。

9.如權利要求1所述的制造方法，其特征在于，所述預定形成柵極結構的區域位于形成在所述半導體襯底上的柵極溝槽內，所述功函數層和所述阻擋層依次形成在所述柵極溝槽的底部和側壁上，所述柵極電極層填充所述柵極溝槽。

10.根據權利要求9所述的方法，其特征在于，所述半導體襯底包括NMOS器件區和PMOS器件區，在所述NMOS器件區的所述半導體襯底上設置有第一鰭片，在所述PMOS器件區的所述半導體襯底上設置有第二鰭片，在所述NMOS器件區和所述PMOS器件區分別形成有所述柵極溝槽，在所述柵極溝槽的底部和側壁上依次形成介電層和所述功函數層的步驟包括：

在所述PMOS器件區和所述NMOS器件區內的所述柵極溝槽的底部和側壁上均依次形成所述介電層和第一P型功函數層，所述介電層覆蓋從所述柵極溝槽中露出的所述第一鰭片和所述第二鰭片的表面；

在所述PMOS器件區中形成保護層，以覆蓋所述PMOS器件區中的所述第一P型功函數層；

去除所述NMOS器件區中的所述第一P型功函數層，露出所述NMOS器件區中的所述介電層；

去除所述保護層，露出剩余的所述第一P型功函數層；

在露出的所述第一P型功函數層和所述介電層上依次形成第二P型功函數層和N型功函數層。

11.根據權利要求10所述的方法，其特征在于，在形成所述介電層之前還進一步包括對所述第一鰭片和所述第二鰭片進行化學氧化物生長的步驟，以在所述第一鰭片和所述第二鰭片表面形成界面層。