[發明專利]差分時鐘驅動電路

在審

• 申請號: 201710574979.7
• 申請日: 2017-07-14
• 公開（公告）號: CN107612527A
• 公開（公告）日: 2018-01-19
• 發明（設計）人: 王小波;于冬;張英;劉洋
• 申請（專利權）人: 成都華微電子科技有限公司
• 主分類號: H03K3/027
• 分類號: H03K3/027;H03K3/023
• 代理公司: 成都惠迪專利事務所(普通合伙)51215
• 代理人: 劉勛

1.差分時鐘驅動電路，其特征在于，包括下述部分：

第一級驅動電路(10)，其輸入端接差分電壓輸入端，其輸出端接加法器；

加法器(100)，其輸出端作為最終輸出端；

延遲電路(15)，其輸入端接差分電壓輸入端；

第二級驅動電路(20)，其輸入端接延遲電路(15)的輸出端，其輸出端接加法器；

脈沖發生器(25)，其第一輸入接口接延遲電路(15)的輸出端，其第二輸入接口接差分電壓輸入端，其輸出端接第三級驅動電路(30)的輸入端；

第三級驅動電路(30)，其輸出端接加法器；

第一級驅動電路(10)、第二級驅動電路(20)和第三級驅動電路(30)皆用于放大差分信號。

2.如權利要求1所述的差分時鐘驅動電路，其特征在于，所述第一級驅動電路(10)包括：

串聯的第一PMOS管(T1)和第二NMOS管(T2)，二者的串聯連接點接第一驅動輸出線(110)，二者的柵極相接作為第一級驅動電路(10)輸入端的第一輸入點；

串聯的第三PMOS管(T3)和第五NMOS管(T5)，二者的串聯連接點接第二驅動輸出線(108)，二者的柵極相接作為第一級驅動電路(10)輸入端的第二輸入點；

第一PMOS管(T1)的源極和第三PMOS管(T3)的源極相接，第二NMOS管(T2)的源極和第五NMOS管(T5)的源極相接。

3.如權利要求1所述的差分時鐘驅動電路，其特征在于，所述第二級驅動電路(20)包括：

串聯的第十PMOS管(T10)和第十一NMOS管(T11)，二者的串聯連接點接第一驅動輸出線(110)，二者的柵極相接作為第二級驅動電路(20)輸入端的第二輸入點；

串聯的第十二PMOS管(T12)和第十三NMOS管(T13)，二者的串聯連接點接第二驅動輸出線(108)，二者的柵極相接作為第二級驅動電路(20)輸入端的第一輸入點；

第十PMOS管(T10)的源極和第十二PMOS管(T12)的源極相接，第十一NMOS管(T11)的源極和第十三NMOS管(T13)的源極相接。

4.如權利要求1所述的差分時鐘驅動電路，其特征在于，

所述第三級驅動電路(30)包括：

第二十PMOS管(T20)，設置于高電平端和第二驅動輸出線(108)之間；

第三十二PMOS管(T32)，設置于高電平端和第一驅動輸出線(110)之間；

第三十NMOS管(T30)，設置于地電平端和第二驅動輸出線(108)之間；

第二十二NMOS管(T22)，設置于地電平端和第一驅動輸出線(110)之間；

第三十NMOS管(T30)的柵極作為第三級驅動電路(30)輸入端的第一輸入點，通過一個反相器與第三十二PMOS管(T32)的柵極連接；

第二十二NMOS管(T22)的柵極作為第三級驅動電路(30)輸入端的第二輸入點，通過一個反相器與第二十PMOS管(T20)的柵極連接。