[發明專利]比較器、電路裝置、物理量傳感器、電子設備以及移動體

有效

• 申請號: 201710570158.6
• 申請日: 2017-07-13
• 公開（公告）號: CN107658292B
• 公開（公告）日: 2023-08-08
• 發明（設計）人: 羽田秀生
• 申請（專利權）人: 精工愛普生株式會社
• 主分類號: H01L27/02
• 分類號: H01L27/02;H03M1/38
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 李輝;鄧毅

1.一種比較器，其特征在于，該比較器包括：

第1電壓時間轉換電路，其具有第1延遲電路，輸入第1輸入信號和第2輸入信號；

第2電壓時間轉換電路，其具有第2延遲電路，輸入所述第1輸入信號和所述第2輸入信號；以及

判定電路，其根據所述第1電壓時間轉換電路的輸出信號和所述第2電壓時間轉換電路的輸出信號，判定所述第1輸入信號和所述第2輸入信號的大小，

所述第1延遲電路具有的第1延遲單元具有：

第1第一導電類型晶體管，其電流根據所述第1輸入信號而受到控制；

第1第二導電類型晶體管，其電流根據所述第2輸入信號而受到控制；以及

第1延遲緩沖器，其設置在所述第1第一導電類型晶體管與所述第1第二導電類型晶體管之間，使所述第1延遲單元的輸入信號延遲后輸出，

所述第2延遲電路具有的第2延遲單元具有：

第2第一導電類型晶體管，其電流根據所述第2輸入信號而受到控制；

第2第二導電類型晶體管，其電流根據所述第1輸入信號而受到控制；以及

第2延遲緩沖器，其設置在所述第2第一導電類型晶體管與所述第2第二導電類型晶體管之間，使所述第2延遲單元的輸入信號延遲后輸出，

所述第1電壓時間轉換電路還包括：

第1輸入信號生成電路，其生成所述第1延遲電路的輸入信號；以及

第1鎖存電路，其時鐘端子被輸入所述第1延遲電路的輸出信號，數據端子被輸入第1邏輯電平，根據所述第1延遲電路的輸出信號取入所述第1邏輯電平，

所述第2電壓時間轉換電路還包括：

第2輸入信號生成電路，其生成所述第2延遲電路的輸入信號；以及

第2鎖存電路，其時鐘端子被輸入所述第2延遲電路的輸出信號，數據端子被輸入所述第1邏輯電平，根據所述第2延遲電路的輸出信號取入所述第1邏輯電平，

所述判定電路對所述第1鎖存電路的輸出信號從第2邏輯電平變成所述第1邏輯電平的時刻、與所述第2鎖存電路的輸出信號從所述第2邏輯電平變成所述第1邏輯電平的時刻進行比較，由此判定所述第1輸入信號和所述第2輸入信號的大小。

2.根據權利要求1所述的比較器，其特征在于，

所述第1輸入信號生成電路使所述第1延遲電路的輸入信號從所述第1邏輯電平變成所述第2邏輯電平，

在所述第1延遲電路的輸出信號從所述第1邏輯電平變成所述第2邏輯電平的情況下，所述第1輸入信號生成電路使所述第1延遲電路的輸入信號從所述第2邏輯電平變成所述第1邏輯電平，

在所述第1延遲電路的輸出信號從所述第2邏輯電平變成所述第1邏輯電平的情況下，所述第1鎖存電路取入所述第1邏輯電平，所述第1鎖存電路的輸出信號從所述第2邏輯電平變成所述第1邏輯電平，

所述第2輸入信號生成電路使所述第2延遲電路的輸入信號從所述第1邏輯電平變成所述第2邏輯電平，

在所述第2延遲電路的輸出信號從所述第1邏輯電平變成所述第2邏輯電平的情況下，所述第2輸入信號生成電路使所述第2延遲電路的輸入信號從所述第2邏輯電平變成所述第1邏輯電平，

在所述第2延遲電路的輸出信號從所述第2邏輯電平變成所述第1邏輯電平的情況下，所述第2鎖存電路取入所述第1邏輯電平，所述第2鎖存電路的輸出信號從所述第2邏輯電平變成所述第1邏輯電平。

3.根據權利要求1所述的比較器，其特征在于，

所述第1延遲電路和所述第2延遲電路中的各延遲電路具有串聯連接的多個延遲單元。

4.根據權利要求3所述的比較器，其特征在于，

在所述第1延遲電路中，所述多個延遲單元中的至少2個延遲單元共用所述第1第一導電類型晶體管和所述第1第二導電類型晶體管，

在所述第2延遲電路中，所述多個延遲單元中的至少2個延遲單元共用所述第2第一導電類型晶體管和所述第2第二導電類型晶體管。

5.根據權利要求1～3中的任意一項所述的比較器，其特征在于，

在所述判定電路的判定結果得以確定的情況下，在所述第1延遲緩沖器和所述第2延遲緩沖器中，被提供的電源電壓被設定為規定的電壓。