[發明專利]半導體器件及其制造方法

有效

• 申請號: 201710566906.3
• 申請日: 2017-07-12
• 公開（公告）號: CN107623005B
• 公開（公告）日: 2020-11-13
• 發明（設計）人: 曹淳凱;施宏霖;劉珀瑋;楊舜升;黃文鐸;才永軒;楊世匡
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/11526
• 分類號: H01L27/11526
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

一種半導體器件包括非易失性存儲器和邏輯電路。所述非易失性存儲器包括堆疊結構，該堆疊結構包括自襯底順序堆疊的第一絕緣層、浮置柵極、第二絕緣層、控制柵極和第三絕緣層；擦除柵極線；以及字線。所述邏輯電路包括場效應晶體管，該場效應晶體管包括柵電極。所述字線包括突起，并且所述突起自所述襯底的高度高于所述擦除柵極線自所述襯底的高度。所述字線和所述柵電極由多晶硅形成。本發明還提供了半導體器件的制造方法。

技術領域

本發明涉及半導體集成電路，更具體地，涉及包括非易失性存儲單元的半導體器件和其制造工藝。

背景技術

隨著半導體工藝引入具有更高性能和更大功能的新一代集成電路(IC)，成本降低的壓力變得更強。尤其，已要求減少光刻工藝的數量。

發明內容

根據本發明的一方面，一種制造半導體器件的方法包括：在襯底上方形成非易失性存儲器的第一堆疊結構和第二堆疊結構；在所述第一堆疊結構和所述第二堆疊結構上方形成導電材料層；在所述導電材料層上方形成平坦化層；在所述平坦化層上方形成掩模圖案；通過使用所述掩模圖案作為蝕刻掩模圖案化所述平坦化層；以及圖案化所述導電材料層，從而形成介于所述第一堆疊結構和所述第二堆疊結構之間的擦除柵極線并且形成第一字線和第二字線，使得順序布置所述第一字線、所述第一堆疊結構、所述擦除柵極線、所述第二堆疊結構和所述第二字線。

根據本發明的另一方面，提供了一種制造半導體器件的方法，其中，述半導體器件包括非易失性存儲區和邏輯電路區，所述方法包括：在襯底的所述非易失性存儲區上方形成非易失性存儲器的第一堆疊結構和第二堆疊結構；在所述第一堆疊結構和所述第二堆疊結構上方以及所述襯底的所述邏輯電路區上方形成導電材料層；在所述導電材料層上方形成平坦化層；在所述非易失性存儲區上方的所述平坦化層上形成第一掩模圖案以及在所述邏輯電路區上方的所述平坦化層上形成第二掩模圖案；通過使用所述第一掩模圖案和所述第二掩模圖案作為蝕刻掩模圖案化所述平坦化層；以及，圖案化所述導電材料層，從而在所述非易失性存儲區中形成介于所述第一堆疊結構和所述第二堆疊結構之間的擦除柵極線并且形成所述第一字線和所述第二字線，使得順序布置所述第一字線、所述第一堆疊結構、所述擦除柵極線、所述第二堆疊結構和所述第二字線；并且在所述邏輯電路區中形成柵極圖案。

根據本發明的又一方面，提供了一種半導體器件，包括非易失性存儲器和邏輯電路，其中，所述非易失性存儲器包括：堆疊結構，包括自襯底順序堆疊的第一絕緣層、浮置柵極、第二絕緣層、控制柵極和第三絕緣層，擦除柵極線，以及字線；所述邏輯電路包括場效應晶體管，所述場效應晶體管包括柵電極；所述字線包括突起；所述突起自所述襯底的高度高于所述擦除柵極線自所述襯底的高度；以及所述字線和所述柵電極由多晶硅形成。

附圖說明

當與附圖一起閱讀時從下面的詳細描述可最好地理解本發明的方面。應該強調的是，根據工業中的標準實踐，各種部件沒有按比例繪制并且僅用于說明書的目的。實際上，可任意增加或減少各種部件的尺寸以便清楚討論。

圖1A-11C示出了根據本發明的一個實施例的說明用于制造非易失性存儲器的有序工藝的示例性示圖。

圖12A-21B示出了根據本發明的一個實施例的說明用于制造非易失性存儲器的字線和邏輯電路的柵電極的有序工藝的示例性示圖。

圖22A-28B示出了根據本發明的另一個實施例的說明用于制造非易失性存儲器的字線和邏輯電路的柵電極的有序工藝的示例性示圖。

具體實施方式