[發明專利]半導體存儲裝置的形成方法

在審

• 申請號: 201710549871.2
• 申請日: 2017-07-07
• 公開（公告）號: CN109216383A
• 公開（公告）日: 2019-01-15
• 發明（設計）人: 張翊菁;張峰溢;李甫哲;陳界得
• 申請（專利權）人: 聯華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: H01L27/146
• 分類號: H01L27/146
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體存儲裝置的形成方法，其包含以下步驟。首先，提供基底，其具有存儲區，并且，在基底的存儲區內形成朝向第一方向延伸的多條位線，各位線的兩側包含三層的側壁結構。接著，在基底的存儲區內形成多個第一插塞，第一插塞位于各位線的兩側，并且，形成分別對位并接觸第一插塞的多個導電圖案。然后，在形成導電圖案后，進行一化學反應制作工藝，改質三層的側壁結構中的第二層。最后，進行一熱處理制作工藝，完全移除第二層，以在三層的側壁結構中形成空隙層。

技術領域

本發明涉及一種半導體存儲裝置的形成方法，特別是一種隨機動態處理存儲器裝置的形成方法。

背景技術

隨著各種電子產品朝小型化發展的趨勢，動態隨機存取存儲器(dynamic randomaccess memory,DRAM)單元的設計也必須符合高集成度及高密度的要求。對于一具備凹入式柵極結構的DRAM單元而言，由于其可以在相同的半導體基底內獲得更長的載流子通道長度，以減少電容結構的漏電情形產生，因此在目前主流發展趨勢下，其已逐漸取代僅具備平面柵極結構的DRAM單元。

一般來說，具備凹入式柵極結構的DRAM單元會包含一晶體管元件與一電荷貯存裝置，以接收來自于位線及位線的電壓信號。然而，受限于制作工藝技術之故，現有具備凹入式柵極結構的DRAM單元仍存在有許多缺陷。舉例來說，內連線結構的線寬的逐漸變窄也使得傳輸信號的線阻值(line resistance,R)變大。此外，導線間的間距縮小也使得寄生電容(parasitic capacitance,C)變大。因此，使得信號因電阻與電容間延遲(RC delay)的狀況增加，導致芯片運算速度減慢，降低了芯片的效能。

因此，現有技術還待進一步改良以有效提升相關存儲器元件的效能及可靠度。

發明內容

本發明的一目的在于提供一種半導體存儲裝置的形成方法，其是利用兩階段的化學反應，而在位線與存儲節點插塞之間的側壁結構內形成一空隙層。由此，本發明可在制作工藝簡化的前提下，有效地在各位線與各存儲節點插塞之間形成該空隙層，由此來改善電阻與電容間延遲的狀況。

為達上述目的，本發明的一實施例提供一種半導體存儲裝置的形成方法，其包含以下步驟。首先，提供一基底，該基底包含一周邊區與一存儲區，并且，在該基底的該存儲區形成朝向一第一方向延伸的多條位線，各該位線的兩側包含一側壁結構，且該側壁結構具有三層結構。接著，在該基底的該存儲區形成多個第一插塞，該些第一插塞位于各該位線兩側，并且，形成多個導電圖案，使該些導電圖案分別對位并接觸該些第一插塞。然后，在形成該些導電圖案后，進行一化學反應制作工藝，改質該側壁結構的該三層結構中的一第二層。最后，進行一熱處理制作工藝，完全移除該第二層，以在該三層結構中形成一空隙層。

整體來說，整體來說，本發明的半導體元件，是在接觸墊形成后，依序進行兩階段的化學反應，先將一間隙壁改質，再使改質后的該間隙壁揮發進而達到移除的目的。由此，可在制作工藝簡化的前提下，有效地在位線與存儲節點插塞之間的側壁結構內形成一空隙層，由此來改善電阻與電容間延遲的狀況。該化學反應是先針對該側壁結構的特定間隙壁進行反應，因而可在避免其他元件損傷的前提下，有效地形成空隙層。

附圖說明

圖1至圖8為本發明優選實施例中半導體元件的形成方法的步驟示意圖；其中

圖1為一半導體存儲裝置于形成方法之初的上視示意圖；

圖2為圖1中沿著切線A-A’與B-B’的剖面示意圖；

圖3為一半導體存儲裝置于形成一掩模層后的上視示意圖；

圖4為圖3中沿著切線A-A’與B-B’的剖面示意圖；

圖5為一半導體存儲裝置于進行一化學反應后的上視示意圖；

圖6為圖5中沿著切線A-A’與B-B’的剖面示意圖；