[發明專利]半導體存儲裝置

有效

• 申請號: 201710549860.4
• 申請日: 2017-07-07
• 公開（公告）號: CN109216360B
• 公開（公告）日: 2021-01-12
• 發明（設計）人: 陳姿潔;陳品宏;蔡志杰;吳佳臻;黃怡安;張凱鈞;鄭存閔;陳意維
• 申請（專利權）人: 聯華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體存儲裝置，其包含基底、多個柵極，多個插塞、電容結構以及導電蓋層。多個柵極是位于基底內，而多個插塞則是設置在基底上，且多個插塞分別電連接多個柵極兩側的基底。電容結構則是設置在基底上，且電容結構包含多個電容，各電容分別電連接多個插塞。而導電蓋層則覆蓋在電容結構的頂表面與側壁上。此外，半導體存儲裝置還設置有粘著層與絕緣層，粘著層是覆蓋在導電蓋層與電容結構之上，而絕緣層則覆蓋在該粘著層上。

技術領域

本發明涉及一種半導體存儲裝置，特別是一種動態隨機處理存儲體裝置。

背景技術

動態隨機存取存儲器(dynamic random access memory,DRAM)為一種揮發性(volatile)存儲器，是許多電子產品中不可或缺的關鍵元件。DRAM由數目龐大的存儲單元(memory cell)聚集形成一陣列區，用來存儲數據，而每一存儲單元可由一金屬氧化半導體(metal oxide semiconductor,MOS)晶體管與一電容(capacitor)串聯組成。

隨著DRAM的集成度提高，各存儲單元內與各存儲單元之間的電連接的建置益發困難。同時，各存儲單元內的晶體管結構與電容結構因產品需求或/及存儲單元密度等考慮而有許多不同的結構設計。因此，如何開發能維持性能的DRAM結構與其制作工藝一直是本領域所持續努力的技術方向。

發明內容

本發明的目的在于提供一種半導體存儲裝置，其是在電容結構上額外設置一粘著層，以提升電容結構上方的導電蓋層與絕緣層之間的結合性，進而提升該半導體存儲裝置的元件效能。

為達上述目的，本發明的一實施例提供一種半導體存儲裝置，其包含一個基底、多個柵極、多個插塞、一個電容結構、一個導電蓋層、一個粘著層以及一個絕緣層。該些柵極是設置在該基底內，而該些插塞則是設置在該基底上，該些插塞分別電連接至該些柵極兩側的該基底上。該電容結構是設置在該基底上，該電容結構包含多個電容，各該電容分別電連接該些插塞。該導電蓋層覆蓋在該電容結構的頂表面與側壁上。而該粘著層則是覆蓋在該導電蓋層與該電容結構之上，并且，使該絕緣層覆蓋于該粘著層上。

整體來說，本發明主要是在電容結構上額外形成一粘著層，其可選擇具有一單層結構或復合層結構。該粘著層可包含鈦、氮化鈦、鉭、氮化鉭、鋁、鈷或氮化鎢等具有較佳粘合性的材質，將其設置在該電容結構上方的導電蓋層與絕緣層之間，可提升該導電蓋層與該絕緣層之間的結合力。由此，可避免該電容結構及其上方的該些堆疊層發生剝落或崩塌，進而提升其半導體存儲裝置的元件效能。

附圖說明

圖1至圖3為本發明第一優選實施例中隨機動態處理存儲器裝置的形成階段示意圖；其中

圖1為本發明的隨機動態處理存儲器元件于形成存儲節點后的側剖示意圖；

圖2為本發明的隨機動態處理存儲器元件于形成粘著層后的側剖示意圖；

圖3為本發明的隨機動態處理存儲器元件于形成絕緣層后的側剖示意圖；

圖4至圖5為本發明第二優選實施例中隨機動態處理存儲器裝置的形成階段示意圖；其中

圖4為本發明的隨機動態處理存儲器元件于形成導電蓋層后的側剖示意圖；

圖5為本發明的隨機動態處理存儲器元件于形成絕緣層后的側剖示意圖；

圖6為本發明另一優選實施例中隨機動態處理存儲器裝置的側剖示意圖。

主要元件符號說明

100 基底

101 存儲區(記憶體區)

102 周邊區