[發明專利]包括電介質層的半導體器件

有效

• 申請號: 201710546180.7
• 申請日: 2017-07-06
• 公開（公告）號: CN107591404B
• 公開（公告）日: 2023-06-20
• 發明（設計）人: 崔恩榮;金斐悟;金泳完;金重浩;孫榮鮮;安宰永;張炳鉉
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H10B41/35
• 分類號: H10B41/35;H10B41/20;H01L21/768
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 張波

1.一種用于三維存儲器的半導體器件，包括：

堆疊結構，包括交替堆疊在基板上的導電圖案和層間絕緣層；以及

豎直結構，設置在穿過所述堆疊結構的孔中，

其中所述豎直結構包括：

絕緣芯圖案；

半導體層，設置在所述絕緣芯圖案的側表面上；以及

電介質結構，在所述半導體層和所述堆疊結構之間，

其中所述電介質結構包括隧道氧化物層、電荷俘獲層和阻擋層，

其中所述電荷俘獲層設置在所述隧道氧化物層和所述阻擋層之間，其中所述隧道氧化物層在所述電荷俘獲層和所述半導體層之間，

其中所述豎直結構包括具有第一寬度的下部區域和具有大于所述第一寬度的第二寬度的上部區域，以及

其中所述隧道氧化物層、所述電荷俘獲層和所述阻擋層中的兩個層的所述下部區域中的下部厚度與所述上部區域中的上部厚度的各自的比值彼此不同，以及

其中所述電荷俘獲層的所述上部區域中的上部厚度小于所述電荷俘獲層的所述下部區域中的下部厚度，所述隧道氧化物層和所述阻擋層中的一個或兩者的在所述上部區域中的上部厚度大于其在所述下部區域中的下部厚度。

2.根據權利要求1所述的半導體器件，其中所述阻擋層的所述上部區域中的上部厚度大于所述阻擋層的所述下部區域中的下部厚度。

3.根據權利要求1所述的半導體器件，其中所述堆疊結構的所述導電圖案包括多個單元柵電極，

所述豎直結構的所述上部區域鄰近所述多個單元柵電極當中的最上面的單元柵電極，并且

所述豎直結構的所述下部區域鄰近所述多個單元柵電極當中的最下面的單元柵電極。

4.一種用于三維存儲器的半導體器件，包括：

基板；

堆疊結構，包括交替地堆疊在所述基板上的導電圖案和層間絕緣層；以及

豎直結構，設置在穿過所述堆疊結構的孔中，

其中所述豎直結構包括：

絕緣芯圖案；

半導體層，設置在所述絕緣芯圖案的側表面上；

電介質結構，在所述半導體層和所述堆疊結構之間；以及

墊，設置在所述絕緣芯圖案上并且連接到所述半導體層，

其中所述電介質結構包括隧道氧化物層、電荷俘獲層和阻擋層，

其中所述電荷俘獲層設置在所述隧道氧化物層和所述阻擋層之間，其中所述隧道氧化物層在所述電荷俘獲層和所述半導體層之間，

其中所述豎直結構包括下部區域和在所述下部區域上的上部區域，所述上部區域具有比所述下部區域的寬度大的寬度，

其中所述堆疊結構的所述導電圖案包括多條字線，

其中所述豎直結構的所述上部區域與所述多條字線當中的最上面的字線相鄰，

其中所述豎直結構的所述下部區域與所述多條字線當中的最下面的字線相鄰，

其中所述電荷俘獲層和所述阻擋層的所述下部區域中的下部厚度與所述上部區域中的上部厚度的各自的比值彼此不同，以及

其中所述電荷俘獲層和所述阻擋層中的一個在所述下部區域中具有比在所述上部區域中的上部厚度大的下部厚度，并且所述電荷俘獲層和所述阻擋層中的另一個在所述下部區域中具有比在所述上部區域中的上部厚度小的下部厚度。

5.根據權利要求4所述的半導體器件，其中所述電荷俘獲層的所述上部區域中的上部厚度小于所述電荷俘獲層的所述下部區域中的下部厚度，以及

其中所述阻擋層的所述上部區域中的上部厚度大于所述阻擋層的所述下部區域中的下部厚度。

6.根據權利要求4所述的半導體器件，其中所述隧道氧化物層的所述上部區域中的上部厚度大于所述隧道氧化物層的所述下部區域中的下部厚度，以及

其中所述隧道氧化物層接觸所述電荷俘獲層和所述半導體層。

7.根據權利要求4所述的半導體器件，其中所述電荷俘獲層的所述上部區域中的上部厚度大于所述電荷俘獲層的所述下部區域中的下部厚度，以及

其中所述阻擋層的所述上部區域中的上部厚度小于所述阻擋層的所述下部區域中的下部厚度。