[發明專利]元件芯片的制造方法

有效

• 申請號: 201710546105.0
• 申請日: 2017-07-06
• 公開（公告）號: CN107591321B
• 公開（公告）日: 2023-06-06
• 發明（設計）人: 置田尚吾;廣島滿;針貝篤史;松原功幸;伊藤彰宏
• 申請（專利權）人: 松下知識產權經營株式會社
• 主分類號: H01L21/3065
• 分類號: H01L21/3065;H01L21/308
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 李國華

提供一種元件芯片的制造方法。半導體芯片的制造方法包括：準備半導體晶片，所述半導體晶片具備露出有凸塊的表面、表面的相反側的背面、形成有凸塊的多個元件區域、以及劃分元件區域的分割區域；在半導體晶片的表面沿著凸塊通過噴涂法對包含掩模的原料的液體進行噴霧；在半導體晶片的表面形成被覆凸塊并且具有使所述分割區域露出的開口的掩模；將半導體晶片的表面暴露于第一等離子體，在凸塊被掩模被覆的狀態下，對露出在該開口的分割區域進行蝕刻，直至到達背面，從而將半導體晶片單片化。

技術領域

本公開涉及元件芯片的制造方法。

背景技術

作為將具備用分割區域劃分的多個元件區域的基板單片化的方法，已知有如下方法，即，對分割區域從基板的一面進行等離子體蝕刻，直至到達另一面，從而進行單片化(等離子體劃片(dicing))。基板通常具備半導體層、層疊在半導體層的電路層、配置在電路層的電極焊盤(鍵合焊盤)以及包含焊料球等金屬材料的突起(凸塊)等金屬電極。通過對基板的分割區域進行等離子體蝕刻，從而形成具有上述電路層以及金屬電極的元件芯片。

將基板載置在設置于等離子體處理裝置的載置臺，從而進行等離子體劃片。通常，基板載置在載置臺，使得半導體層與載置臺對置，從基板的配置有電極焊盤、凸塊的面(電路層)側照射等離子體而進行單片化(參照日本特開2002-93749號公報)。這是因為，可防止電極焊盤、凸塊的由于與載置臺的接觸而造成的損傷，并且在單片化后進行的元件芯片的拾取會變得容易。此外，在日本特開2002-93749號公報中公開了如下內容，即，在電路層的表面露出了電極焊盤的狀態下進行用于單片化的等離子體蝕刻(等離子體劃片)。

發明內容

本公開的元件芯片的制造方法包括：準備基板，所述基板具備露出有金屬電極的第一面、所述第一面的相反側的第二面、形成有所述金屬電極的多個元件區域、以及劃分所述元件區域的分割區域；在所述基板的所述第一面沿著所述金屬電極形成被覆所述金屬電極并且具有使所述分割區域露出的開口的掩模；以及將所述基板的所述第一面暴露于第一等離子體，在所述金屬電極被所述掩模被覆的狀態下，對露出在所述開口的所述分割區域進行蝕刻，直至到達所述第二面，從而將所述基板單片化。

根據本公開，在利用等離子體蝕刻的元件芯片的制造中，在金屬電極覆蓋掩模，能夠防止由等離子體處理造成的金屬電極的劣化。

附圖說明

圖1A是第一實施方式涉及的元件芯片的制造方法的第一工序圖。

圖1B是第一實施方式涉及的元件芯片的制造方法的第二工序圖。

圖1C是第一實施方式涉及的元件芯片的制造方法的第三工序圖。

圖1D是第一實施方式涉及的元件芯片的制造方法的第四工序圖。

圖1E是第一實施方式涉及的元件芯片的制造方法的第五工序圖。

圖1F是第一實施方式涉及的元件芯片的制造方法的第六工序圖。

圖1G是第一實施方式涉及的元件芯片的制造方法的第七工序圖。

圖1H是第一實施方式涉及的元件芯片的制造方法的第八工序圖。

圖1I是第一實施方式涉及的元件芯片的制造方法的第九工序圖。

圖1J是第一實施方式涉及的元件芯片的制造方法的第十工序圖。

圖1K是第一實施方式涉及的元件芯片的制造方法的另一個第八工序圖。

圖2是實施方式涉及的等離子體蝕刻裝置的示意圖。

圖3A是示出利用了旋涂法的掩模的示意圖。

圖3B是示出利用了噴涂法的掩模的示意圖。

圖4A是第二實施方式涉及的元件芯片的制造方法的第一工序圖。