[發明專利]半導體存儲裝置及其讀出方法

有效

• 申請號: 201710545490.7
• 申請日: 2017-07-06
• 公開（公告）號: CN107785050B
• 公開（公告）日: 2020-07-14
• 發明（設計）人: 山內一貴
• 申請（專利權）人: 華邦電子股份有限公司
• 主分類號: G11C16/26
• 分類號: G11C16/26;G11C16/24
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 馬雯雯;臧建明

本發明提供一種半導體存儲裝置及其讀出方法，抑制對位線進行預充電時的峰值電流。本發明的閃速存儲器的讀出方法包括下述步驟：對選擇位線進行預充電；以及對經預充電的選擇位線的電壓或電流進行讀出。進行預充電的步驟是在時刻(t1)將讀出節點(SNS)預充電至Vcc?Vth，在時刻(t2)將節點(TOBL)預充電至VCLAMP2，在時刻(t5)將節點(TOBL)預充電至VCLAMP1，在時刻(t6)將讀出節點(SNS)預充電至Vcc。

技術領域

本發明涉及一種與非(NAND)型閃速存儲器(flash memory)等半導體存儲裝置及其讀出方法，尤其涉及位線(bit line)的預充電(pre-charge)。

背景技術

在NAND型閃速存儲器中的頁面(page)讀出中，通過頁面緩沖器(page buffer)/讀出電路來對位線進行預充電，并根據選擇存儲胞元(memory cell)的存儲狀態來使位線放電，隨后，在讀出節點(sense node)對位線的電位或電流進行檢測。當因微細化而位線電阻變高，而且，因頁面數的增加而位線電容增加時，位線的充放電所需的時間變長，數據的讀出需要耗費時間。因此，專利文獻1中，通過在塊(block)間配置預充電電路，從而實現位線預充電時間的縮短。

[現有技術文獻]

[專利文獻]

[專利文獻1]日本專利第5631436號公報

[發明所要解決的問題]

在NAND型閃速存儲器中，當在讀出動作/校驗(verify)動作時對位線電位進行讀出時，通過頁面緩沖器/讀出電路來對位線進行預充電。進行預充電的位線為一頁面，由于各位線跨及存儲胞元陣列上的所有塊，因此其寄生電容相當大。進而，在頁面緩沖器內也分別包含電容，其也成為預充電的對象。因此，進行預充電的整體電容變得龐大。若對所有這些電容一齊開始預充電，則瞬間會有大電流流動，因此會成為引起電源電壓下降的原因。尤其，在低電源電壓的元件(device)中影響大，進而，在進行芯片級(on chip)的錯誤檢測糾正(Error Checking and Correction，ECC)或連續讀出的情況下，因數據輸出、ECC運算及從存儲器陣列(memory array)的讀出動作重復而電源電壓下降，而可能產生例如所要求的速度下的讀出不良等問題。

發明內容

本發明的目的在于解決此種以往的問題，提供一種抑制對位線進行預充電時的峰值(peak)電流的半導體存儲裝置。

[解決問題的技術手段]

本發明的半導體存儲裝置的讀出方法包括下述步驟：對選擇位線進行預充電；以及對經預充電的選擇位線的電壓或電流進行讀出，所述進行預充電的步驟包括下述步驟：將讀出節點預充電至第1電壓；對于位于所述讀出節點與位線之間的位線用節點，基于所述讀出節點的第1電壓，將所述位線用節點預充電至第1箝位(clamp)電壓；在通過第1箝位電壓對選擇位線進行預充電后，將所述位線用節點預充電至比第1箝位電壓大的第2箝位電壓；以及將所述讀出節點預充電至比第1電壓大的第2電壓。

本發明的半導體存儲裝置包括：存儲胞元陣列，形成有多個存儲胞元；以及讀出部件，讀出存儲于所述存儲胞元陣列的存儲胞元中的數據，所述讀出部件包含讀出電路，所述讀出電路對選擇位線進行預充電，并讀出經預充電的選擇位線的電壓或電流，所述讀出電路包含用于對讀出節點進行預充電的預充電用晶體管、及連接于讀出節點與位線之間的箝位用晶體管，所述讀出部件經由預充電用晶體管來多次對讀出節點進行預充電，且經由箝位用晶體管來多次對選擇位線進行預充電。

[發明的效果]

根據本發明，通過將讀出節點的預充電分為多次，且將對位線的預充電分為多次，從而能夠抑制對位線進行預充電時的峰值電流及其噪聲(noise)。由此，能夠防患電源電壓的下降于未然，避免意外的動作不良。

附圖說明