[發明專利]集成電路

有效

• 申請號: 201710504535.6
• 申請日: 2017-06-28
• 公開（公告）號: CN107611116B
• 公開（公告）日: 2020-05-15
• 發明（設計）人: 高瑞智;蔡明達;傅源豫;許志駿
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: H01L23/552
• 分類號: H01L23/552;H01L23/64;H01L23/66
• 代理公司: 北京市萬慧達律師事務所 11111
• 代理人: 白華勝;王蕊

本發明提供一種集成電路，其包括：基底，IC芯片，設置在所述基底之上，所述IC芯片包括電磁耦合器件；電磁屏蔽層，設置在所述基底的表面上，其中所述電磁屏蔽層和所述電磁耦合器件在所述基底的表面的垂直投射方向上部分重疊。通過采用本發明的技術方案，能夠在改善電磁耦合器件的隔離度的同時降低對電磁耦合器件性能的影響。

技術領域

本發明實施例涉及一種集成電路裝置，特別涉及具有改善的電氣性能的電磁器件的集成電路裝置。

背景技術

隨著半導體制造技術的發展，設置在集成電路(integrated circuit，IC)上的電氣器件(device)和相鄰電氣器件之間的間隔的尺寸變小，從而降低成本以及改進集成水平。然而，當相鄰的電磁耦合器件(例如電感器)之間的間隔太小時，在電感器之間的互磁耦合干擾將變得嚴重，其導致性能下降和影響信號傳輸路徑。通常，相鄰的電感器越近，相互電磁耦合的干擾越重要。特別地，當將電磁耦合器件應用于載波聚合(carrieraggregation)技術時，收發器中的每個操作路徑之間的隔離度對于避免由電磁耦合產生的非預期雜散干擾突波非常重要。此外，性能下降也影響功耗。因此，在不增加IC芯片的尺寸的情況下，改善電磁耦合器件之間的隔離度是重要的挑戰。

發明內容

本發明提供一種集成電路，其包括用于改善電磁耦合的隔離度的電磁屏蔽圖案的具體設計。

本發明實施例提供一種集成電路，其包括：基底，IC芯片，設置在所述基底之上，所述IC芯片包括電磁耦合器件；電磁屏蔽層，設置在所述基底的表面上或者設置在所述基底和所述IC芯片之間，其中所述電磁屏蔽層和所述電磁耦合器件在所述基底的表面的垂直投射方向上部分重疊。其中，在一種實施方式中，電磁屏蔽層和電磁耦合器件在基底表面的垂直投射方向上部分重疊表示電磁屏蔽層在基底表面的投影與電磁耦合器件在基底表面的投影部分重疊。

本發明提供的集成電路通過設置電磁屏蔽層和電磁耦合器件在基底表面的垂直投射方向上部分重疊，能夠在改善電磁耦合器件的隔離度的同時降低對電磁耦合器件性能的影響。

在閱讀了各種附圖中所示的優選實施例的后續詳細描述之后，對于本領域技術人員來說，本發明的這些和其它目的將無疑變得顯而易見。

附圖說明

本發明通過示例而非限制的方式示出了本發明，在本發明的附圖中相同的附圖標記指示類似的元件。

圖1是本發明一實施例提供的集成電路裝置的剖面圖；

圖2是本發明第一實施例提供的導電層和電磁耦合器件的俯視圖；

圖3是本發明第二實施例提供的導電層和電磁耦合器件的俯視圖；

圖4是本發明第三實施例提供的導電層和電磁耦合器件的俯視圖；

圖5是圖4中集成電路裝置的截面線A-A’截取的剖面圖的示意圖；

圖6是本發明第四實施例提供的導電層和電磁耦合器件的俯視圖；

圖7是本發明第五實施例提供的導電層和電磁耦合器件的俯視圖；

圖8是本發明第六實施例提供的導電層和電磁耦合器件的俯視圖；

圖9是本發明第七實施例提供的導電層和一部分電磁耦合器件的俯視圖；

圖10是圖9中集成電路裝置的剖面圖；

圖11是本發明第八實施例提供的導電層和電磁耦合器件的俯視圖；

圖12是圖11中集成電路裝置的剖面圖；

圖13是本發明第九實施例提供的集成電路裝置的剖面圖。

具體實施方式