[發明專利]半導體裝置的形成方法

有效

• 申請號: 201710499222.6
• 申請日: 2017-06-27
• 公開（公告）號: CN109148269B
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 張峰溢;李甫哲;陳界得;張翊菁
• 申請（專利權）人: 聯華電子股份有限公司;福建省晉華集成電路有限公司
• 主分類號: H01L21/027
• 分類號: H01L21/027;H01L21/033;H01L21/768
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種半導體裝置的形成方法，其包含以下步驟。首先，在基底上形成材料層。并且，進行側壁圖案轉移制作工藝，以在材料層上形成多個第一掩模圖案，第一掩模圖案平行地沿著第一方向延伸。接著，進行圖案分裂制作工藝，移除一部分的第一掩模圖案，以形成多個第二開口圖案，第二開口圖案平行地沿著第二方向延伸，并橫跨第一掩模圖案。然后，以剩余的第一掩模圖案作為掩模進行圖案化制作工藝，以在材料層形呈一陣列排列的多個圖案。

技術領域

本發明涉及一種半導體裝置的制作工藝，特別是涉及一種利用多重圖案化(multiple patterning)制作工藝來形成半導體裝置的制作工藝。

背景技術

在半導體制作工藝中，一些微結構的制造，需要在半導體基材/膜層、介電材料層或金屬材料層等適當的基材或材料層中，利用光刻及蝕刻等制作工藝，形成具有精確尺寸的微小圖案。為達到此目的，在傳統的半導體技術中，在目標材料層之上形成掩模層(masklayer)，以便先在該掩模層中形成/定義這些微小圖案，隨后將該等圖案轉移至目標膜層。一般而言，掩模層例如是通過光刻制作工藝形成的圖案化光致抗蝕劑層，和/或利用該圖案化光致抗蝕劑層形成的圖案化掩模層。

隨著集成電路的復雜化，這些微小圖案的尺寸不斷地減小，所以用來產生特征圖案的設備就必須滿足制作工藝分辨率及疊對準確度(overlay accuracy)的嚴格要求，單一圖案化(single patterning)方法已無法滿足制造微小線寬圖案的分辨率需求或制作工藝需求。是以，如何改良該些微結構的現有制作工藝即為本領域現今的重要課題之一。

發明內容

本發明的一目的在于提供一種半導體裝置的形成方法，其是利用多重圖案化制作工藝，例如是側壁圖案轉移(sidewall image transfer,SIT)技術與圖案分裂(patternsplitting)技術等，分別形成相互交錯的掩模圖案與開口圖案。由此，可在簡化制作工藝與節省掩模數的前提下，形成布局相對密集且尺寸相對微小的半導體結構。

為達上述目的，本發明的一實施例提供一種半導體裝置的形成方法，其包含以下步驟。首先，在一個基底上形成一個材料層。并且，進行一側壁圖案轉移(sidewall imagetransfer,SIT)制作工藝，以在該材料層上形成多個第一掩模圖案，該些第一掩模圖案平行地沿著一第一方向延伸。接著，進行一多重圖案化(pattern splitting)制作工藝，移除一部分的該些第一掩模圖案，以形成多個第二開口圖案，該第二開口圖案平行地沿著一第二方向延伸，并橫跨該些第一掩模圖案。然后，以剩余的該些第一掩模圖案作為掩模進行一圖案化制作工藝，以在該材料層形成多個圖案，該些圖案形成一陣列排列。

整體來說，本發明是利用多重圖案化制作工藝，例如是側壁轉移技術以及圖案分裂技術，分別在一材料層上，例如是一硬掩模層及/或一目標層，形成掩模圖案與開口圖案。該些掩模圖案與該些開口圖案是分別沿著不同的方向延伸，并可選擇互相垂直設置或僅交錯設置，由此，原先形成的各掩模圖案可在形成各開口圖案的過程中被部分移除，而形成具有相同且規則形狀(如平行四邊形、矩形或正方形)的數個圖案，且該些圖案是成一陣列排列。據此，即可利用該些圖案來圖案化其下方的該材料層，而在該材料層內形成布局相對密集且尺寸相對微小的硬掩模圖案及/或目標圖案。因此，本發明提供的制作工藝可在簡化制作工藝并節省光掩模的前提下，形成半導體裝置的微結構。

附圖說明

圖1至圖8為本發明第一優選實施例中半導體裝置的形成方法的步驟示意圖；其中

圖1為一半導體裝置于形成第一掩模圖案后的上視示意圖；

圖2為一半導體裝置于形成第一掩模圖案后的剖面示意圖；

圖3為一半導體裝置于形成第一初始開口后的上視示意圖；

圖4為一半導體裝置于形成第一初始開口后的剖面示意圖；

圖5為一半導體裝置于形成第二初始開口后的上視示意圖；