[發(fā)明專利]半導體結構及其形成方法、測量電阻的方法

有效

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• 申請日: 2017-06-23
• 公開（公告）號: CN109119350B
• 公開（公告）日: 2021-03-09
• 發(fā)明（設計）人: 楊曉蕾
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66;H01L23/544;G01R27/08
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

本發(fā)明提供一種半導體結構及其形成方法、測量電阻的方法，其中測量電阻的方法包括：對相鄰測試源漏摻雜區(qū)之間的測試柵極結構施加開啟電壓，開啟所述測試柵極結構下方的溝道；使部分測試源漏插塞中具有第一測試電流，多個測試源漏插塞中具有第一插塞和第二插塞，所述第一插塞中具有第一測試電流，且所述第一測試電流不流經所述第二插塞以及所述第一插塞和第二插塞之間的柵極結構下方溝道；獲取第一插塞與第二插塞之間的測試電壓；通過所述第一測試電流與所述測試電壓獲取所述器件區(qū)的器件外部電阻。其中，能夠通過所述第一測試電流和測試電壓獲取外部電阻，且能夠增加測量精度。

技術領域

本發(fā)明涉及半導體制造技術領域，尤其涉及一種半導體結構及其形成方法、測量電阻的方法。

背景技術

隨著半導體制造技術的飛速發(fā)展，半導體器件朝著更高的元件密度，以及更高集成度的方向發(fā)展。晶體管作為最基本的半導體器件目前正被廣泛應用，因此隨著半導體器件的元件密度和集成度的提高，晶體管的尺寸也越來越小。

晶體管的結構包括：襯底；位于襯底上的柵極結構；位于所述柵極結構兩側襯底中的源漏擴展區(qū)；位于所述柵極結構兩側的源漏擴展區(qū)中的源漏摻雜區(qū)，所述源漏摻雜區(qū)之間的襯底形成晶體管溝道；連接所述源漏摻雜區(qū)的源漏插塞。為了改善晶體管的性能，在柵極結構兩側的襯底中具有源漏擴展區(qū)。為了降低源漏插塞與源漏摻雜區(qū)之間的接觸電阻，所述源漏摻雜區(qū)與源漏插塞之間具有金屬硅化物。晶體管包含多項電阻，例如源漏摻雜區(qū)的電阻、器件溝道電阻、源漏器件擴展區(qū)電阻、金屬硅化物的電阻以及所述源漏插塞的電阻。

晶體管的各向電阻均對晶體管的性能具有影響，通過對晶體管的電阻進行測量能夠通過測量結果對晶體管性能進行評估，從而能夠對晶體管的性能進行改善。因此，為了保證晶體管的性能，需要對晶體管的各向電阻進行測量。

然而，通過現(xiàn)有技術的半導體結構對晶體管的電阻進行測量獲取的測量結果誤差較大。

發(fā)明內容

本發(fā)明解決的問題是提供一種半導體結構及其形成方法、測量電阻的方法，能夠提高測試精度。

為解決上述問題，本發(fā)明提供一種半導體結構，包括：襯底，所述襯底包括器件區(qū)和測試區(qū)；位于所述器件區(qū)襯底上的多個分立的器件柵極結構，位于相鄰器件柵極結構之間的器件源漏摻雜區(qū)；連接所述器件源漏摻雜區(qū)的器件源漏插塞；位于所述測試區(qū)襯底上的多個分立的測試柵極結構；位于相鄰測試柵極結構之間襯底中的測試源漏摻雜區(qū)，所述測試源漏摻雜區(qū)的個數(shù)大于2；連接所述測試源漏摻雜區(qū)的測試源漏插塞，所述測試源漏插塞沿垂直于所述測試柵極結構側壁方向上的尺寸與器件源漏插塞沿垂直于所述器件柵極結構側壁方向上的尺寸相等。

可選的，多個測試柵極結構中具有第一測試柵極結構和第二測試柵極結構，所述第一測試柵極結構和第二測試柵極結構的寬度不相等，且所述第一測試柵極結構到相鄰測試柵極結構之間的間距與第二測試柵極結構到相鄰測試柵極結構之間的間距相等。

可選的，多個測試柵極結構中還具有第三測試柵極結構和第四測試柵極結構，所述第三測試柵極結構到相鄰測試柵極結構之間的間距為第一間距，所述第四測試柵極結構到相鄰測試柵極結構之間的間距為第二間距，所述第一間距與第二間距不相等；所述第三測試柵極結構和第四測試柵極結構的寬度不相等。

可選的，多個測試柵極結構中具有第一測試柵極結構和第二測試柵極結構，所述第一測試柵極結構與相鄰測試柵極結構之間的間距為第一間距，所述第二測試柵極結構與相鄰測試柵極結構之間的間距為第二間距，所述第一間距與第二間距不相等，所述第一測試柵極結構和第二測試柵極結構的寬度相等。

可選的，多個測試柵極結構中還具有第三測試柵極結構和第四測試柵極結構，所述第三測試柵極結構中心到相鄰測試柵極結構中心之間的距離與所述第四測試柵極結構中心到相鄰測試柵極結構中心之間的距離相等，所述第三測試柵極結構與第四測試柵極結構的寬度不相等。