[發明專利]箝位電路及箝位電壓的方法

有效

• 申請號: 201710482741.1
• 申請日: 2012-03-15
• 公開（公告）號: CN107395162B
• 公開（公告）日: 2020-05-01
• 發明（設計）人: 黃雷;李永亮
• 申請（專利權）人: 飛兆半導體公司
• 主分類號: H03K5/08
• 分類號: H03K5/08
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 浦彩華;姚開麗

本發明公開了一種箝位電路及箝位電壓的方法，該箝位電路包括：第一開關控制單元，包括控制端以及第一開關端和第二開關端，其中，控制端和第一開關端耦接至比較器的第一級輸出的高電勢端，并且其中，第一開關控制單元被配置為在高電勢端的電壓低于第一預定值時，將高電勢端的電壓箝位至第一電壓；以及第二開關控制單元，包括控制端以及第一開關端和第二開關端，其中，控制端和第一開關端耦接至比較器的第一級輸出的低電勢端，并且其中，第二開關控制單元被配置為在低電勢端的電壓高于第二預定值時，將低電勢端的電壓箝位至第二電壓。

本申請是申請日為2012年3月15日，申請號為201210069342X，發明創造名稱為“箝位電路及箝位電壓的方法”的專利申請的分案申請。

技術領域

本發明涉及電子線路領域，尤其涉及一種箝位電路及箝位電壓的方法。

背景技術

隨著現代通信技術的廣泛應用，高速低功耗的電子設備成為市場的主流，這些設備都依賴高性能的模數轉換器(Analog-Digital Conversion，簡稱為ADC)，特別是對速度的要求越來越高，高速ADC成為決定設備性能的關鍵因素。而電壓比較器是模數轉換電路中的重要模塊，比較器的性能往往對轉換器的轉換速度和精度具有決定性的影響，高速比較器的設計是高速ADC設計的關鍵。

在相關技術中，比較器的第一級的尾電流是固定不變的，所以，第一級的電壓轉換速率將受到限制。其中，轉換速率是比較器的輸出狀態產生轉換所需要的時間，通常要求盡可能地短，以便實現高速比較。

圖1是根據相關技術的比較器的內部電路示意圖，如圖1所示，節點P_Gate為比較器的第一級(即，跨導電路GM)輸出的高電勢節點，節點N_Gate為比較器的第一級輸出的低電勢節點。圖2是根據相關技術的比較器的第一級輸出的節點P_Gate的電壓輸出波形示意圖，圖3是根據相關技術的比較器的第一級輸出的節點N_Gate的電壓輸出波形示意圖，如圖2和3所示，比較器的第一級輸出的節點電壓的擺幅均在V_GND與V_CC之間，即，電壓處于滿擺幅輸出。

然而，比較器第一級輸出電壓的擺幅往往與比較器的延遲時間成正比，在相關技術中，比較器第一級的滿擺幅電壓輸出勢必造成比較器的延時時間比較長，進而導致電壓轉換速率比較低。

針對相關技術中比較器的延時時間比較長而導致電壓轉換速率低的問題，目前尚未提出有效的解決方案。

發明內容

本發明的主要目的在于提供一種箝位電壓的方案，以至少解決上述相關技術中比較器的延時時間比較長而導致電壓轉換速率低的問題。

為了實現上述目的，根據本發明的一個方面，提供了一種箝位電路。

一種箝位電路，包括：第一開關控制單元，包括控制端以及第一開關端和第二開關端，其中，所述控制端和所述第一開關端耦接至比較器的第一級輸出的高電勢端，并且其中，所述第一開關控制單元被配置為在所述高電勢端的電壓低于第一預定值(V1)時，將所述高電勢端的電壓箝位至第一電壓(VGate1)；以及第二開關控制單元，包括控制端以及第一開關端和第二開關端，其中，所述控制端和所述第一開關端耦接至所述比較器的所述第一級輸出的低電勢端，并且其中，所述第二開關控制單元被配置為在所述低電勢端的電壓高于第二預定值(V2)時，將所述低電勢端的電壓箝位至第二電壓(VGate2)。

其中，所述第一開關控制單元和所述第二開關控制單元中的每一個包括：使用相應的所述第一開關控制單元和所述第二開關控制單元的控制端能選擇的第一開關端與第二開關端之間的低阻抗狀態和高阻抗狀態。

其中，所述第一開關控制單元是第一金屬氧化物半導體場效應晶體管MOSFET，并且其中，所述第二開關控制單元是第二MOSFET。