[發(fā)明專利]基于二進制權重電荷再分配的逐次逼近型模數(shù)轉換器

有效

• 申請?zhí)枺?/td>: 201710482069.6
• 申請日: 2017-06-22
• 公開（公告）號: CN107425852B
• 公開（公告）日: 2020-09-25
• 發(fā)明（設計）人: 丁瑞雪;梁鴻志;劉術彬;馬漢武;朱樟明;楊銀堂
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H03M1/00
• 分類號: H03M1/00;H03M1/46
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 劉長春

1.一種基于二進制權重電荷再分配的逐次逼近型模數(shù)轉換器，包括：差分電容陣列(11)、比較器(12)、邏輯控制器(13)和輸出鎖存器(14)；其中，所述比較器(12)電連接所述差分電容陣列(11)；所述邏輯控制器(13)分別電連接所述比較器(12)和所述差分電容陣列(11)；所述輸出鎖存器(14)電連接所述比較器(12)，其中，

所述邏輯控制器(13)包括7個子單元和1個D觸發(fā)器；其中，所述7個子單元依次串聯(lián)后分別電連接至所述D觸發(fā)器和采樣信號(Sample)；所述7個子單元均電連接所述比較器(12)的第一輸出信號(CMPP)、第二輸出信號(CMPN)以及比較完成信號(Valid)，

所述子單元包括第一PMOS晶體管(MP1)、第二PMOS晶體管(MP2)、第三PMOS晶體管(MP3)、第四PMOS晶體管(MP4)、第五PMOS晶體管(MP5)、第六PMOS晶體管(MP6)、第七PMOS晶體管(MP7)、第一NMOS晶體管(MN1)、第二NMOS晶體管(MN2)、第三NMOS晶體管(MN3)、第四NMOS晶體管(MN4)、第五NMOS晶體管(MN5)、第六NMOS晶體管(MN6)、第七NMOS晶體管(MN7)、第八NMOS晶體管(MN8)、第九NMOS晶體管(MN9)、第十NMOS晶體管(MN10)、第一非門(NOT 1)、第二非門(NOT 2)、第三非門(NOT 3)以及第四非門(NOT 4)；

其中，所述第一PMOS晶體管(MP1)、所述第一NMOS晶體管(MN1)及所述第二NMOS晶體管(MN2)依次串接于基準電壓端(VDD)與接地端(GND)之間；所述第二PMOS晶體管(MP2)、所述第三PMOS晶體管(MP3)及所述第三NMOS晶體管(MN3)依次串接于所述基準電壓端(VDD)與所述接地端(GND)之間；所述第四PMOS晶體管(MP4)、所述第四NMOS晶體管(MN4)、所述第六NMOS晶體管(MN6)及所述第十NMOS晶體管(MN10)依次串接于所述基準電壓端(VDD)與所述接地端(GND)之間；所述第五PMOS晶體管(MP5)、所述第五NMOS晶體管(MN5)、所述第六NMOS晶體管(MN6)及所述第十NMOS晶體管(MN10)依次串接于基準電壓端(VDD)與接地端(GND)之間；所述第六PMOS晶體管(MP6)、所述第八NMOS晶體管(MN8)、所述第七NMOS晶體管(MN7)及所述第十NMOS晶體管(MN10)依次串接于所述基準電壓端(VDD)與所述接地端(GND)之間；所述第七PMOS晶體管(MP7)、所述第九NMOS晶體管(MN9)、所述第七NMOS晶體管(MN7)及所述第十NMOS晶體管(MN10)依次串接于所述基準電壓端(VDD)與所述接地端(GND)之間；

所述第一非門(NOT 1)和第二非門(NOT 2)依次串接于所述第三PMOS晶體管(MP3)和所述第三NMOS晶體管(MN3)之間；所述第三非門(NOT 3)兩端分別電連接所述第四PMOS晶體管(MP4)和所述第四NMOS晶體管(MN4)；所述第四非門(NOT 4)兩端分別電連接所述第七PMOS晶體管(MP7)和所述第九NMOS晶體管(MN9)；

所述第二PMOS晶體管(MP2)的柵極端及所述第三NMOS晶體管(MN3)柵極端均電連接至所述第一PMOS晶體管(MP1)的漏極端；所述第四PMOS晶體管(MP4)的漏極端電連接至所述第五PMOS晶體管(MP5)的漏極端；所述第五PMOS晶體管(MP5)的漏極端電連接至所述第六PMOS晶體管(MP6)的柵極端和所述第七NMOS晶體管(MN7)的柵極端；所述第五PMOS晶體管(MP5)的柵極端及所述第六NMOS晶體管(MN6)的柵極端均電連接至所述第六PMOS晶體管(MP6)的漏極端和所述第七PMOS晶體管(MP7)的漏極端。

2.根據(jù)權利要求1所述的模數(shù)轉換器，其特征在于，所述差分電容陣列(11)的電容上極板分別由第一自舉開關和第二自舉開關連接到差分模擬輸入信號的正向輸入端(Vip)和反向輸入端(Vin)。

3.根據(jù)權利要求1所述的模數(shù)轉換器，其特征在于，所述差分電容陣列(11)的電容下極板分別電連接所述邏輯控制器(13)的輸出端。