[發明專利]多層膜器件及方法

有效

• 申請號: 201710481933.0
• 申請日: 2017-06-22
• 公開（公告）號: CN107680943B
• 公開（公告）日: 2020-04-07
• 發明（設計）人: 張耀仁;紀志堅;高承遠;蘇鴻文;郭凱翔;施伯錚;阮俊億
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/13
• 分類號: H01L23/13;H01L23/14;H01L21/02
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本發明實施例提供了一種器件、結構和方法，由此插入層被利用以為較弱和較柔軟的介電層提供附加的支撐。插入層可應用在兩個較弱的介電層之間或者插入層可以單層介電材料方式使用。一旦形成，溝槽和通孔被形成在復合層內，并且插入層幫助提供將限制或消除不期望的彎曲或其他結構移動的支撐，不期望的彎曲或其他結構移動可能妨礙諸如用導電材料填充溝槽和通孔的后續工藝步驟。本發明實施例涉及多層膜器件及方法。

技術領域

本發明實施例涉及多層膜器件及方法。

背景技術

在微型化半導體器件的當前工藝中，低k介電材料被期望作為導電互連件之間的金屬間電介質和/或層間電介質以減少由于電容效應造成的在信號傳播中的阻容(RC)延遲。同樣地，電介質的介電層質常量越低，相鄰導電線的寄生電容越低并且集成電路(IC)的RC延遲越低。

然而，當前被考慮或使用作為低k介電材料的材料并不理想。尤其，在基于它的k值，尤其基于它的低k值選擇材料過程中，諸如材料的硬度或強度的其他特性對于半導體制造工藝中的使用，可能是不理想的。同樣，在利用低k 介電材料的工藝方面的改進是期望的。

發明內容

根據本發明的一些實施例，提供了一種半導體器件，包括：第一介電層，位于襯底上方；第二介電層，與所述第一介電層物理接觸，其中，所述第一介電層和所述第二介電層形成復合介電層，并且其中，所述第二介電層比所述第一介電層具有更大的硬度；以及第一開口，延伸至所述復合介電層內，所述第一開口具有在70°到80°之間的角。

根據本發明的另一些實施例，還提供了一種半導體器件，包括：第一介電層，位于襯底上方，所述第一介電層包括第一介電材料；插入層，位于所述第一介電層上方并且與所述第一介電層接觸，所述插入層包括第二介電材料，所述第二介電材料的硬度和k值比所述第一介電材料的硬度和 k值大；第二介電層，位于所述插入層上方并且與所述插入層接觸，所述第二介電層包括第三介電材料，所述第三介電材料的硬度和k值比所述第二介電材料的硬度和k值小；溝槽開口，位于所述第二介電層中，所述溝槽開口具有在70°到80°之間的溝槽輪廓角；以及通孔開口，位于所述第二介電層中，所述通孔開口具有在60°到70°之間的通孔輪廓角。

根據本發明的又一些實施例，還提供了一種制造半導體器件的方法，所述方法包括：在襯底內的導電元件上方沉積第一介電層；通過在所述第一介電層上方沉積與所述第一介電層物理接觸的插入層來支撐所述第一介電層，其中，所述插入層的硬度大于所述第一介電層的硬度和所述插入層的k值大于所述第一介電層的k值；在所述插入層上方沉積與所述插入層物理接觸的第二介電層，其中，所述第二介電層的硬度小于所述插入層的硬度和所述第二介電層的k值小于所述插入層的k值；蝕刻所述第二介電層、所述插入層和所述第一介電層以形成通孔開口，其中，所述通孔開口具有在到之間的通孔輪廓角；以及蝕刻所述第二介電層以形成至少部分進入到所述第二介電層的溝槽開口，其中，所述溝槽開口具有在到之間的溝槽輪廓角。

附圖說明

當與附圖一起閱讀時從下面的詳細描述可最好地理解本公開的方面。強調的是，根據工業中的標準實踐，各部部件沒有按比例繪制。實際上，可任意增加或減少各種部件的尺寸以便清楚討論。

圖1示出了根據一些實施例的第一介電層、插入層和第二介電層。

圖2示出了根據一些實施例的在第二介電層中形成的第一開口。

圖3A至圖3B示出了根據一些實施例的在第二介電層中形成的第二開口。

圖4示出了根據一些實施例的互連件的形成。

圖5示出了根據一些實施例的第二開口部分延伸進入到插入層的實施例。

圖6A至圖6B示出了根據一些實施例的第二開口部分延伸進入到第二介電層的實施例。