[發明專利]存儲器的冗余方案

有效

• 申請號: 201710478536.8
• 申請日: 2017-06-21
• 公開（公告）號: CN107527660B
• 公開（公告）日: 2023-06-02
• 發明（設計）人: 維韋克·諾蒂亞;法赫爾丁·阿里·博赫拉;薩蒂德吉特·辛格;吉滕達拉·達薩尼;施里·薩加爾·德維韋迪
• 申請（專利權）人: ARM有限公司
• 主分類號: G11C29/00
• 分類號: G11C29/00
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 吳曉兵

1.一種集成電路，包括：

第一存儲器單元陣列，設置在所述集成電路的第一區域中，所述第一存儲器單元陣列具有第一存儲器單元和控制對所述第一存儲器單元中的每一個的訪問的第一控制器；

第二存儲器單元陣列，設置在所述集成電路的與所述第一區域不同的第二區域中，所述第二存儲器單元陣列具有與所述第一存儲器單元分離的冗余存儲器單元；以及

輸出復用電路，所述輸出復用電路從所述第一存儲器單元陣列和所述第二存儲器單元陣列接收數據信號，并且基于從所述第一控制器接收的一個或多個選擇控制信號提供所接收的數據信號中的至少一個作為輸出。

2.根據權利要求1所述的集成電路，其中：

所述第一存儲器單元被布置在第一列和第一行中，

所述第二存儲器單元被布置在第二列和第二行中，并且

所述第二列與所述第一列對齊，并且

所述第二行與所述第一行分離，在所述第一行之外另外提供。

3.根據權利要求1所述的集成電路，其中，所述第二存儲器單元陣列包括具有所述冗余存儲器單元的冗余存儲器單元陣列。

4.根據權利要求1所述的集成電路，其中，所述第二存儲器單元陣列包括具有一行或多行所述冗余存儲器單元的行冗余存儲器單元陣列。

5.根據權利要求1所述的集成電路，其中，如果所述第一存儲器單元中的一個或多個第一存儲器單元有缺陷，則所述一個或多個有缺陷的第一存儲器單元中的每一個被所述冗余存儲器單元之一替換。

6.根據權利要求1所述的集成電路，其中，如果所述第一存儲器單元中的一個或多個第一存儲器單元有缺陷，則所述一個或多個有缺陷的第一存儲器單元中的每一個的地址被所述冗余存儲器單元之一的另一地址替換。

7.根據權利要求1所述的集成電路，其中，如果所述第一存儲器單元中的一個或多個第一存儲器單元有缺陷，則所述有缺陷的第一存儲器單元的一個或多個地址對應于所述冗余存儲器單元的一個或多個其他地址。

8.根據權利要求1所述的集成電路，其中，所述第一控制器包括地址比較器，所述地址比較器將所述第一存儲器單元的有缺陷存儲器單元的地址與所述冗余存儲器單元的其他地址進行比較，并且如果確定存在匹配，則有缺陷存儲器單元的地址被重新分配給冗余存儲器單元的另一地址。

9.根據權利要求1所述的集成電路，其中，所述第二存儲器單元陣列包括冗余控制器，所述冗余控制器基于從所述第一控制器接收的訪問請求來控制對所述冗余存儲器單元中的每一個的訪問。

10.根據權利要求1所述的集成電路，其中，所述第一存儲器單元陣列的所述第一存儲器單元用靜態隨機存取存儲器(SRAM)電路來實現。

11.根據權利要求1所述的集成電路，其中，所述第二存儲器單元陣列的冗余存儲器單元用觸發器邏輯電路來實現。

12.一種用于存儲器設備的行冗余電路，包括：

第一存儲器電路，具有布置在第一列和第一行中的第一存儲器單元的陣列；以及

冗余存儲器電路，具有布置在第二列和第二行中的冗余存儲器單元的陣列，

其中，所述冗余存儲器電路與所述第一存儲器電路分離，

其中，所述第二列與所述第一列對齊，

其中，所述第二行與所述第一行分離，在所述第一行之外另外提供，

其中，所述第一存儲器電路包括控制對所述第一存儲器單元中的每一個的訪問的第一控制器，

其中，所述第一控制器包括地址比較器，所述地址比較器將所述第一存儲器單元的有缺陷存儲器單元的地址與所述冗余存儲器單元的其他地址進行比較，以及

其中，如果存在匹配，則用冗余存儲器單元的另一地址替換有缺陷存儲器單元的地址。