[發(fā)明專利]一種可編程圖形序列發(fā)生系統(tǒng)及方法

在審

• 申請?zhí)枺?/td>: 201710477618.0
• 申請日: 2017-06-09
• 公開（公告）號: CN107291421A
• 公開（公告）日: 2017-10-24
• 發(fā)明（設(shè)計）人: 董立志;羅陽
• 申請（專利權(quán)）人: 中國電子科技集團公司第四十一研究所
• 主分類號: G06F7/58
• 分類號: G06F7/58
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明涉及測試技術(shù)領(lǐng)域，特別涉及一種可編程圖形序列發(fā)生系統(tǒng)，還涉及一種可編程圖形序列發(fā)生方法。

背景技術(shù)

目前國內(nèi)外能夠?qū)崿F(xiàn)100Mb/s～12.5Gb/s連續(xù)可調(diào)技術(shù)的測試儀器并不多，主要有日本安立公司的MP1800、美國安捷倫公司的N4906B、美國泰克公司的BSA125C，其中比較典型的產(chǎn)品為日本安立的信號質(zhì)量分析儀MP1800，測試速率覆蓋100Mb/s～12.5Gb/s，輸出幅度0.1V～2.0V，支持多種電平標準。在速率高達12.5Gb/s的前提下，高速可編程圖形序列發(fā)生技術(shù)電路方案中所需要的MUX使用分立器件已不可能實現(xiàn)，而商用MUX基本上速率相對較低，不能滿足如此高速率的工作要求。

由于現(xiàn)有的解決方案其速率低、且偏置、幅度調(diào)節(jié)范圍不夠?qū)挘巡荒軡M足串行傳輸技術(shù)發(fā)展的測試需要。

發(fā)明內(nèi)容

為解決上述現(xiàn)有技術(shù)中的不足，本發(fā)明提出一種可編程圖形序列發(fā)生系統(tǒng)及方法，解決了現(xiàn)有解決方案其速率低、且偏置、幅度調(diào)節(jié)范圍不夠?qū)挼膯栴}。

本發(fā)明的技術(shù)方案是這樣實現(xiàn)的：

一種可編程圖形序列發(fā)生系統(tǒng)，包括：字圖形發(fā)生器、PRBS圖形發(fā)生器、編碼電路、串并變換電路、延時控制和輸出驅(qū)動電路；

字圖形發(fā)生器和PRBS圖形發(fā)生器按用戶的設(shè)置產(chǎn)生多種可編程字圖形和偽隨機圖形，將寫入存儲電路的字圖形或者設(shè)置的PRBS圖形，經(jīng)過編碼電路進行編碼，然后經(jīng)過串并變換電路，將低速的并行信號轉(zhuǎn)換為高速的串行信號，然后經(jīng)過延時控制和輸出驅(qū)動電路，將信號加入延時、直流偏置，最后經(jīng)光電接口電路輸出。

可選地，所述PRBS圖形發(fā)生器采用并行處理方式，產(chǎn)生偽隨機序列，由低速序列合成為高速序列，首先在1/n時鐘下產(chǎn)生n路偽隨機圖形，每路圖形的速率只有時鐘頻率的1/n，再通過圖形合成器合成一路圖形。

可選地，所述PRBS圖形發(fā)生器包括：m序列發(fā)生器、組合邏輯電路、合成器；

m序列發(fā)生器經(jīng)過組合邏輯電路，形成并行的n個m序列，然后經(jīng)過n個合成器合成一路PRBS序列；

若n個速率為R的m序列移位等價，且其相位彼此相差1/n圖形周期；對此n路m序列以nR的速率輪流取樣，則得到速率為nR的m序列，該序列與原有的n個速率R的m序列的移位等價。

可選地，所述字圖形發(fā)生器中包括：地址發(fā)生器經(jīng)CPU地址選擇，選擇DDR3中該地址對應的用戶設(shè)置字，經(jīng)過移位處理電路后與接收字圖形在同步檢測器中進行比較，并給出同步字序列和停止信號。

可選地，字圖形的獲取是通過讀取預先存儲在高速DDR3 SDRAM內(nèi)設(shè)置的字來實現(xiàn)的。

可選地，對接收字圖形以并行處理的方式進行重新組合，對本地產(chǎn)生字圖形采用循環(huán)求補移位的方法，實現(xiàn)逐比特的讀出。

本發(fā)明還提出了一種可編程圖形序列發(fā)生方法，字圖形發(fā)生器和PRBS圖形發(fā)生器按用戶的設(shè)置產(chǎn)生多種可編程字圖形和偽隨機圖形，將寫入存儲電路的字圖形或者設(shè)置的PRBS圖形，經(jīng)過編碼電路進行編碼，然后經(jīng)過串并變換電路，將低速的并行信號轉(zhuǎn)換為高速的串行信號，然后經(jīng)過延時控制和輸出驅(qū)動電路，將信號加入延時、直流偏置，最后經(jīng)光電接口電路輸出。

可選地，所述PRBS圖形發(fā)生器采用并行處理方式，產(chǎn)生偽隨機序列，由低速序列合成為高速序列，首先在1/n時鐘下產(chǎn)生n路偽隨機圖形，每路圖形的速率只有時鐘頻率的1/n，再通過圖形合成器合成一路圖形；

可選地，所述PRBS圖形發(fā)生器包括：m序列發(fā)生器、組合邏輯電路、合成器；

m序列發(fā)生器經(jīng)過組合邏輯電路，形成并行的n個m序列，然后經(jīng)過n個合成器合成一路PRBS序列；

若n個速率為R的m序列移位等價，且其相位彼此相差1/n圖形周期；對此n路m序列以nR的速率輪流取樣，則得到速率為nR的m序列，該序列與原有的n個速率R的m序列的移位等價。

可選地，所述字圖形發(fā)生器中包括：地址發(fā)生器經(jīng)CPU地址選擇，選擇DDR3中該地址對應的用戶設(shè)置字，經(jīng)過移位處理電路后與接收字圖形在同步檢測器中進行比較，并給出同步字序列和停止信號。

本發(fā)明的有益效果是：

(1)測試速率可以實現(xiàn)100Mb/s～12.5Gb/s連續(xù)可調(diào)，偏置-0.2V～3.3V連續(xù)可調(diào)，幅度0.1V～2.0V連續(xù)可調(diào)的可編程圖形序列發(fā)生電路設(shè)計；

(2)很好地滿足多種電平標準如NECL、SCFL、NCML、PCML、LVPECL、LVDS的串行傳輸測試的需求。

附圖說明