[發明專利]一種基于FPGA實現數據間隔選擇連續輸出的方法在審
| 申請號： | 201710476305.3 | 申請日： | 2017-06-21 |
| 公開（公告）號： | CN107301136A | 公開（公告）日： | 2017-10-27 |
| 發明（設計）人： | 張建軍;田力;范玉進;張春覃 | 申請（專利權）人： | 天津光電通信技術有限公司 |
| 主分類號： | G06F13/16 | 分類號： | G06F13/16;G06F13/18 |
| 代理公司： | 天津濱?？凭曋R產權代理有限公司12211 | 代理人： | 李成運 |
| 地址： | 300211*** | 國省代碼： | 天津;12 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 基于 fpga 實現 數據 間隔 選擇 連續 輸出 方法 | ||
1.一種基于FPGA實現數據間隔選擇連續輸出的方法，其特征在于，包括以下步驟：
S1、在FPGA中使用fifo存儲器緩存數據；
S2、對FPGA接口模塊連接fifo存儲器的接口進行定義，調節fifo存儲器輸入的時鐘頻率和輸出的時鐘頻率，配合相應的控制信號，實現選擇需要的數據傳輸，并實現連續地址輸出。
2.根據權利要求1所述的基于FPGA實現數據間隔選擇連續輸出的方法，其特征在于：所述步驟S2中，對FPGA接口模塊連接fifo存儲器的接口進行定義，定義方法如下：
Data_data[19:0]:FPGA需要傳輸的數據，這路數據為數據信息；
Data_cfg[19:0]:FPGA需要傳輸的數據，這路數據為控制信息；
Data_state[19:0]:FPGA需要傳輸的數據，這路數據為狀態指示信息；
每個定義接口都連接一個fifo存儲器，所述fifo存儲器的輸出端都連接fifo_out存儲器的輸入端，所述fif_out存儲器的輸出端連接單片機。
3.根據權利要求1所述的基于FPGA實現數據間隔選擇連續輸出的方法，其特征在于：所述步驟S2中，所述控制信號控制方法如下：
Control_data為傳輸數據信息的控制信號，當為‘1’時，表示需要給單片機傳輸；當為‘0’時表示不需要給單片機傳輸；
Control_cfg為傳輸控制信息的控制信號，當為‘1’時，表示需要給單片機傳輸；當為‘0’時表示不需要給單片機傳輸；
Control_state為傳輸狀態指示信息的控制信號，當為‘1’時，表示需要給單片機傳輸；當為‘0’時表示不需要給單片機傳輸；
Data_out[19:0]:FPGA給單片機的輸出數據。
4.根據權利要求1所述的基于FPGA實現數據間隔選擇連續輸出的方法，其特征在于：所述fifo存儲器的輸出時鐘頻率快于輸入時鐘頻率。
5.根據權利要求2所述的基于FPGA實現數據間隔選擇連續輸出的方法，其特征在于：所述FPGA的Data_data[19:0]接口連接的fifo存儲器，采用兩個fifo存儲器進行乒乓讀寫。
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