[發(fā)明專利]一種基于FPGA實(shí)現(xiàn)數(shù)據(jù)間隔選擇連續(xù)輸出的方法

在審

• 申請?zhí)枺?/td>: 201710476305.3
• 申請日: 2017-06-21
• 公開（公告）號: CN107301136A
• 公開（公告）日: 2017-10-27
• 發(fā)明（設(shè)計(jì)）人: 張建軍;田力;范玉進(jìn);張春覃
• 申請（專利權(quán)）人: 天津光電通信技術(shù)有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F13/18
• 代理公司: 天津?yàn)I海科緯知識產(chǎn)權(quán)代理有限公司12211
• 代理人: 李成運(yùn)

技術(shù)領(lǐng)域

本發(fā)明屬于通信設(shè)備技術(shù)領(lǐng)域，尤其是涉及一種基于FPGA實(shí)現(xiàn)數(shù)據(jù)間隔選擇連續(xù)輸出的方法。

背景技術(shù)

目前，隨著通信技術(shù)的發(fā)展，通信、測控、檢測等設(shè)備均會使用FPGA進(jìn)行基帶的調(diào)制解調(diào)及數(shù)據(jù)的處理。在FPGA與單片機(jī)通信的接口模塊中，需要接收基帶處理的相關(guān)數(shù)據(jù)，根據(jù)需要篩選有用信息傳輸給單片機(jī)，通常些數(shù)據(jù)都是多種數(shù)據(jù)(數(shù)據(jù)信號，配置，狀態(tài)指示等)隨機(jī)排列傳輸。對于數(shù)據(jù)信號，單片機(jī)為了讀取方便，通常希望數(shù)據(jù)信號能存在一個(gè)連續(xù)的地址空間中；對于控制信號，單片機(jī)希望能夠在最快的時(shí)間內(nèi)接收到。這樣在FPGA的數(shù)據(jù)處理中就會出現(xiàn)數(shù)據(jù)的阻塞、丟失、或者不連續(xù)輸出等問題，不僅會浪費(fèi)大量的時(shí)間等待有用的信息，而且會導(dǎo)致緊急信息不能給及時(shí)有效的傳輸，還會給單片機(jī)讀取數(shù)據(jù)帶來不必要的麻煩，大大降低了通信效率。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明旨在提出一種基于FPGA實(shí)現(xiàn)數(shù)據(jù)間隔選擇連續(xù)輸出的方法，以解決目前FPGA芯片與單片機(jī)進(jìn)行數(shù)據(jù)傳輸時(shí)，出現(xiàn)數(shù)據(jù)阻塞、丟失、或者不連續(xù)輸出等問題。

為達(dá)到上述目的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的：

一種基于FPGA實(shí)現(xiàn)數(shù)據(jù)間隔選擇連續(xù)輸出的方法，包括以下步驟：

S1、在FPGA中使用fifo存儲器緩存數(shù)據(jù)；

S2、對FPGA接口模塊連接fifo存儲器的接口進(jìn)行定義，調(diào)節(jié)fifo存儲器輸入的時(shí)鐘頻率和輸出的時(shí)鐘頻率，配合相應(yīng)的控制信號，實(shí)現(xiàn)選擇需要的數(shù)據(jù)傳輸，并實(shí)現(xiàn)連續(xù)地址輸出。

進(jìn)一步的，所述步驟S2中，對FPGA接口模塊連接fifo存儲器的接口進(jìn)行定義，定義方法如下：

Data_data[19:0]:FPGA需要傳輸?shù)臄?shù)據(jù)，這路數(shù)據(jù)為數(shù)據(jù)信息；

Data_cfg[19:0]:FPGA需要傳輸?shù)臄?shù)據(jù)，這路數(shù)據(jù)為控制信息；

Data_state[19:0]:FPGA需要傳輸?shù)臄?shù)據(jù)，這路數(shù)據(jù)為狀態(tài)指示信息；

每個(gè)定義接口都連接一個(gè)fifo存儲器，所述fifo存儲器的輸出端都連接fifo_out存儲器的輸入端，所述fif_out存儲器的輸出端連接單片機(jī)。進(jìn)一步的，所述步驟S2中，所述控制信號控制方法如下：

Control_data為傳輸數(shù)據(jù)信息的控制信號，當(dāng)為‘1’時(shí)，表示需要給單片機(jī)傳輸；當(dāng)為‘0’時(shí)表示不需要給單片機(jī)傳輸；

Control_cfg為傳輸控制信息的控制信號，當(dāng)為‘1’時(shí)，表示需要給單片機(jī)傳輸；當(dāng)為‘0’時(shí)表示不需要給單片機(jī)傳輸；

Control_state為傳輸狀態(tài)指示信息的控制信號，當(dāng)為‘1’時(shí)，表示需要給單片機(jī)傳輸；當(dāng)為‘0’時(shí)表示不需要給單片機(jī)傳輸；

Data_out[19:0]:FPGA給單片機(jī)的輸出數(shù)據(jù)。

進(jìn)一步的，所述fifo存儲器的輸出時(shí)鐘頻率快于輸入時(shí)鐘頻率。

進(jìn)一步的，所述FPGA的Data_data[19:0]接口連接的fifo存儲器，采用兩個(gè)fifo存儲器進(jìn)行乒乓讀寫。

相對于現(xiàn)有技術(shù)，本發(fā)明所述的基于FPGA實(shí)現(xiàn)數(shù)據(jù)間隔選擇連續(xù)輸出的方法具有以下優(yōu)勢：

本發(fā)明所述的基于FPGA實(shí)現(xiàn)數(shù)據(jù)間隔選擇連續(xù)輸出的方法實(shí)現(xiàn)容易，只需要控制信號，即可實(shí)現(xiàn)重要數(shù)據(jù)優(yōu)先傳輸，根據(jù)需要傳輸數(shù)據(jù)以及保證連續(xù)輸出數(shù)據(jù)，使用fifo保證數(shù)據(jù)在傳輸過程中不會丟失。

附圖說明

構(gòu)成本發(fā)明的一部分的附圖用來提供對本發(fā)明的進(jìn)一步理解，本發(fā)明的示意性實(shí)施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。在附圖中：

圖1為本發(fā)明實(shí)施例所述的基于FPGA實(shí)現(xiàn)數(shù)據(jù)間隔選擇連續(xù)輸出的方法原理示意圖。

具體實(shí)施方式

需要說明的是，在不沖突的情況下，本發(fā)明中的實(shí)施例及實(shí)施例中的特征可以相互組合。