[發明專利]集成電路器件及其形成方法

有效

• 申請號: 201710464190.6
• 申請日: 2017-06-19
• 公開（公告）號: CN107665858B
• 公開（公告）日: 2020-09-18
• 發明（設計）人: 廖志騰;邱意為;陳璽中;蔡嘉慶
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/336;H01L23/538;H01L29/78
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

一種方法包括在半導體區域上方形成偽柵極堆疊件，在偽柵極堆疊件的側壁上形成柵極間隔件，去除偽柵極堆疊件以形成開口，在開口中形成置換柵極堆疊件，使置換柵極堆疊件凹進以形成凹槽，用導電材料填充凹槽，并且實施平坦化以去除柵極間隔件上方的導電材料的過量部分。導電材料的剩余部分形成了柵極接觸插塞。柵極接觸插塞的頂部與第一柵極間隔件的頂部處于相同的層級。本發明的實施例還涉及集成電路器件及其形成方法。

技術領域

本發明的實施例涉及集成電路器件及其形成方法。

背景技術

隨著集成電路的尺寸變得越來越小，相應的形成工藝也變得越來越困難，并且可能將在傳統不會出現問題的地方出現問題。例如，在鰭式場效應晶體管(FinFET)的形成中，金屬柵極和鄰近的源極和漏極區域可能彼此電短路。金屬柵極的接觸插塞也可能與鄰近的源極和漏極區域的接觸插塞短路。

此外，FinFET的形成可能涉及偽多晶硅柵極的形成，在隨后的工藝中去除偽多晶硅柵極，并且用置換金屬柵極填充由偽多晶硅柵極留下的凹槽。然而，由于偽多晶硅柵極變得非常窄，因此可能由于偽多晶硅柵極的不完全去除而留下多晶硅殘留物，導致器件的性能退化。

發明內容

本發明的實施例提供了一種形成集成電路器件的方法，包括：在半導體區域上方形成偽柵極堆疊件；在所述偽柵極堆疊件的側壁上形成第一柵極間隔件；去除所述偽柵極堆疊件以形成開口；在所述開口中形成置換柵極堆疊件；使所述置換柵極堆疊件凹進以形成凹槽；用導電材料填充所述凹槽；以及實施平坦化以去除所述第一柵極間隔件上方的所述導電材料的過量部分，其中，所述導電材料的剩余部分形成了柵極接觸插塞，其中，所述柵極接觸插塞的頂部與所述第一柵極間隔件的頂部處于相同的層級。

本發明的另一實施例提供了一種形成集成電路器件的方法，包括：在半導體鰭的頂面和側壁上形成偽柵極堆疊件；形成具有接觸所述偽柵極堆疊件的側壁的側壁的第一柵極間隔件；在所述偽柵極堆疊件的側上形成源極/漏極區域；形成層間電介質以覆蓋所述源極/漏極區域；去除所述偽柵極堆疊件以在所述第一柵極間隔件之間形成開口；用置換柵極堆疊件填充所述開口的底部；以及形成填充所述開口的頂部的柵極接觸插塞，其中，所述柵極接觸插塞位于所述第一柵極間隔件的頂部之間。

本發明的又一實施例提供了一種集成電路器件，包括：半導體區域；柵極堆疊件，位于所述半導體區域上方；源極/漏極區域，位于所述柵極堆疊件的側上；第一柵極間隔件和第二柵極間隔件，位于所述柵極堆疊件的側壁上；以及柵極接觸插塞，位于所述柵極堆疊件上方，其中，所述柵極接觸插塞位于所述第一柵極間隔件和所述第二柵極間隔件之間，其中，所述第一柵極間隔件和所述第二柵極間隔件的頂部與所述柵極接觸插塞處于相同的層級。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該指出，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1至圖23示出了根據一些實施例的在晶體管的形成中的中間階段的截面圖。

圖24示出了根據一些實施例的用于形成晶體管的工藝流程。

具體實施方式

以下公開內容提供了許多用于實現本發明的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個實施例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。