[發明專利]一種基于背柵效應與溝道長度調制效應的失調自校正運放

有效

• 申請號: 201710452912.6
• 申請日: 2017-06-15
• 公開（公告）號: CN107370463B
• 公開（公告）日: 2023-09-01
• 發明（設計）人: 王紅義;陳晨;朱奧麟;周罡;曹燦
• 申請（專利權）人: 西安華泰半導體科技有限公司
• 主分類號: H03F1/26
• 分類號: H03F1/26;H03F3/45
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 徐文權

一種基于背柵效應與溝道長度調制效應的失調自校正運放，包括運算放大器模塊、比較器模塊、控制邏輯單元、邏輯校準單元、可編程電阻和四位DAC模塊；比較器模塊同相端接運算放大器模塊的輸出電壓VOUT，反相端接VDD/2；比較器模塊的輸出端連接邏輯控制單元的輸入端，邏輯控制單元的輸出端連接邏輯校準單元；邏輯校準單元連接四位DAC模塊，四位DAC模塊連接運算放大器模塊；邏輯校準單元和運算放大器模塊之間還設置有可編程電阻。本發明校準失調的過程分為粗調和細調兩個過程：利用電流鏡的襯底偏置效應進行粗調，利用輸入管的襯底偏置效應進行細調，有效的提高了精度。

技術領域

本發明屬于CMOS工藝集成電路領域，特別涉及一種基于背柵效應與溝道長度調制效應的失調自校正運放。

背景技術

對于一個理想的運算放大器，當其輸入電壓為零時，輸出電壓也應該為零。然而在實際應用中，由于制造工藝的不確定性以及硅材料自身的缺陷，標稱值相同的器件都存在著隨機、細微的不匹配，使得運放存在一定的失調電壓。為使輸出電壓為零，需要在輸入端加上一定的電壓，這個電壓稱作輸入失調電壓。因此，運放的輸出總會疊加所不期望的誤差，對系統的準確度存在著一定的影響，尤其在高精度和直流小信號放大的場合。有很多方法可以解決失調的問題，如增大輸入晶體管面積、采用對稱性更高的版圖布局、自校零技術和斬波技術。但不論哪一種方法，都存在著或多或少的不足，或加重前級電路負載，或增加寄生電容，或結構復雜，或僅應用于特定場合等。因此，如何以一種結構簡單、高精度的方式來解決運放失調的問題一直都是個難點。

發明內容

本發明的目的在于提供一種基于背柵效應與溝道長度調制效應的失調自校正運放，解決因制造工藝的不確定性以及硅材料自身的缺陷引起的失調電壓的問題。

為實現上述目的，本發明采用以下技術方案：

一種基于背柵效應與溝道長度調制效應的失調自校正運放，包括運算放大器模塊、比較器模塊、控制邏輯單元、邏輯校準單元、可編程電阻和四位DAC模塊；比較器模塊同相端接運算放大器模塊的輸出電壓VOUT，反相端接VDD/2；比較器模塊的輸出端連接邏輯控制單元的輸入端，邏輯控制單元的輸出端連接邏輯校準單元；邏輯校準單元連接四位DAC模塊，四位DAC模塊連接運算放大器模塊；邏輯校準單元和運算放大器模塊之間還設置有可編程電阻。

進一步的，邏輯校準單元包括四位遞減計數器和四位遞增計數器，控制邏輯單元分別連接四位遞減計數器和四位遞增計數器；四位遞增計數器的輸出信號為b0、b1、b2和b3，且連接可編程電阻；四位遞減計數器的輸出信號為a0、a1、a2和a3，連接四位DAC模塊的信號輸入端。

進一步的，運算放大器模塊包括增益級和輸出級；

增益級包括：第一PMOS晶體管、第二PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管、第一電流源、第一開關、第二開關、第三開關；同相輸入端經第一開關接第二NMOS晶體管的柵極，反相輸入端經第三開關接第一NMOS晶體管的柵極，第二開關一端接同相輸入端，另一端接第一NMOS晶體管的柵極；第一開關為一個常閉合的開關；第一NMOS晶體管與第二NMOS晶體管為運放的輸入管，其源極相連，接第一電流源的一端，第一電流源的另一端接地；第二NMOS晶體管的漏極同時也為增益級的輸出端；第一PMOS晶體管與第二PMOS晶體管構成電流鏡負載，其源極相連接電源VDD；第一PMOS晶體管為電流鏡的源頭，其漏極與第一NMOS晶體管的漏極相連；第二PMOS晶體管的漏極接可編程電阻的一端，可編程電阻的另一端接第二PMOS晶體管的漏端；第一PMOS晶體管的襯底電壓接固定電壓Vc，第二PMOS晶體管的襯底電壓由四位DAC模塊的輸出Vb控制；