[發明專利]一種基于背柵效應與溝道長度調制效應的失調自校正運放

有效

• 申請號: 201710452912.6
• 申請日: 2017-06-15
• 公開（公告）號: CN107370463B
• 公開（公告）日: 2023-09-01
• 發明（設計）人: 王紅義;陳晨;朱奧麟;周罡;曹燦
• 申請（專利權）人: 西安華泰半導體科技有限公司
• 主分類號: H03F1/26
• 分類號: H03F1/26;H03F3/45
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 徐文權

1.一種基于背柵效應與溝道長度調制效應的失調自校正運放，其特征在于，包括運算放大器模塊、比較器模塊、控制邏輯單元、邏輯校準單元、可編程電阻和四位DAC模塊；比較器模塊同相端接運算放大器模塊的輸出電壓VOUT，反相端接VDD/2；比較器模塊的輸出端連接邏輯控制單元的輸入端，邏輯控制單元的輸出端連接邏輯校準單元；邏輯校準單元連接四位DAC模塊，四位DAC模塊連接運算放大器模塊；邏輯校準單元和運算放大器模塊之間還設置有可編程電阻；

邏輯校準單元包括四位遞減計數器和四位遞增計數器，控制邏輯單元分別連接四位遞減計數器和四位遞增計數器；四位遞增計數器的輸出信號為b0、b1、b2和b3，且連接可編程電阻；四位遞減計數器的輸出信號為a0、a1、a2和a3，連接四位DAC模塊的信號輸入端；

運算放大器模塊包括增益級和輸出級；

增益級包括：第一PMOS晶體管、第二PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管、第一電流源、第一開關、第二開關、第三開關；同相輸入端經第一開關接第二NMOS晶體管的柵極，反相輸入端經第三開關接第一NMOS晶體管的柵極，第二開關一端接同相輸入端，另一端接第一NMOS晶體管的柵極；第一開關為一個常閉合的開關；?第一NMOS晶體管與第二NMOS晶體管為運放的輸入管，其源極相連，接第一電流源的一端，第一電流源的另一端接地；第二NMOS晶體管的漏極同時也為增益級的輸出端；第一PMOS晶體管與第二PMOS晶體管構成電流鏡負載，其源極相連接電源VDD；第一PMOS晶體管為電流鏡的源頭，其漏極與第一NMOS晶體管的漏極相連；第二PMOS晶體管的漏極接可編程電阻的一端，可編程電阻的另一端接第二NMOS晶體管的漏極；第一PMOS晶體管的襯底電壓接固定電壓Vc，第二PMOS晶體管的襯底電壓由四位DAC模塊的輸出Vb控制；

輸出級包括：?第三NMOS晶體管、第二電流源、第四開關和電容；第三NMOS晶體管的柵極接第二NMOS晶體管的漏極；第三NMOS晶體管源極接地，第三NMOS晶體管漏極為運算放大器的輸出端VOUT；第二電流源用來偏置第三NMOS晶體管，一端接第三NMOS晶體管的漏極，另一端接電源VDD；電容為彌勒補償電容，一端接第三NMOS晶體管的漏極，另一端經第四開關接第三NMOS晶體管的柵極；

在進行校正時，首先調整四位DAC模塊的輸出電壓Vb對運算放大器模塊進行粗調；四位逐次遞減寄存器的值初始值為1111，之后每一個時鐘周期遞減1，控制四位DAC模塊的輸出電壓Vb逐漸降低，直至VOUT端的電壓變為高電平，同時比較器模塊輸出電壓跳變至高電平；

此時粗調過程結束并保持四位逐次遞減寄存器的值不再變化；

粗調結束后，開始對運算放大器模塊進行細調；四位遞增計數器控制著可編程電阻的狀態，初始狀態可編程電阻的阻值為0；隨著四位遞增計數器逐次遞加，使可編程電阻的阻值逐個增加，當可編程電阻的阻值到達某一值時，VOUT端電壓再次變為低電平，使比較器模塊輸出端電壓跳變至低電平；

此時細調過程結束，保存四位逐次遞加寄存器的值并不再變化。