[發明專利]一種半導體器件的制造方法

在審

• 申請號: 201710448941.5
• 申請日: 2017-06-14
• 公開（公告）號: CN109087865A
• 公開（公告）日: 2018-12-25
• 發明（設計）人: 常榮耀;王彥
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明提供一種半導體器件的制造方法，包括：提供半導體襯底；在所述半導體襯底上形成圖案化的硬掩膜層，所述圖案化的硬掩膜層具有若干間隔設置的硬掩膜圖案；形成覆蓋半導體襯底和圖案化的硬掩膜層的覆蓋層；形成圖案化的掩膜層，所述掩膜層覆蓋相鄰所述硬掩膜圖案之間的覆蓋層；以圖案化的掩膜層為掩膜執行刻蝕，以去除預定深度的半導體襯底；去除圖案化的掩膜層和覆蓋層；以圖案化的硬掩膜層為掩膜刻蝕半導體襯底，以形成凹字形的雙鰭片結構；去除圖案化的硬掩膜層。本發明提供的半導體器件的制造方法，能夠形成雙鰭多溝道場效應晶體管的鰭片。

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件的制造方法。

背景技術

隨著半導體技術的不斷發展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現的。目前，由于在追求高器件密度、高性能和低成本中半導體工業已經進步到納米技術工藝節點，半導體器件的制備受到各種物理極限的限制。

隨著CMOS器件尺寸的不斷縮小，來自制造和設計方面的挑戰促使了三維設計如鰭片場效應晶體管(FinFET)的發展。相對于現有的平面晶體管，FinFET是用于20nm及以下工藝節點的先進半導體器件，其可以有效控制器件按比例縮小所導致的難以克服的短溝道效應，還可以有效提高在襯底上形成的晶體管陣列的密度，同時，FinFET中的柵極環繞鰭片設置，因此能從三個面來控制靜電，在靜電控制方面的性能也更突出。與單鰭片FinFET相比，雙鰭多溝道場效應晶體管(DFMcFET)的電流驅動能力可提升兩倍，并且對短溝道效應的免疫力更強，因而具有廣闊的應用前景。

作為器件尺寸不斷縮小的技術節點中廣泛接受的掩膜版解決方案，自對準雙圖案技術(Self-aligned double patterning，SADP)技術成為制備尺寸較小的鰭片結構的一種選擇。然而現有的自對準雙圖案技術并不能用于形成DFMcFET的鰭片。

因此，為了解決上述問題，有必要提出一種新的半導體器件的制造方法。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

針對現有技術的不足，本發明提供一種半導體器件的制造方法，所述方法包括：

提供半導體襯底；

在所述半導體襯底上形成圖案化的硬掩膜層，所述圖案化的硬掩膜層具有若干間隔設置的硬掩膜圖案；

形成覆蓋所述半導體襯底和所述圖案化的硬掩膜層的覆蓋層；

形成圖案化的掩膜層，所述掩膜層覆蓋相鄰所述硬掩膜圖案之間的覆蓋層；

以所述圖案化的掩膜層為掩膜執行刻蝕，以去除預定深度的所述半導體襯底；

去除所述圖案化的掩膜層和所述覆蓋層；

以所述圖案化的硬掩膜層為掩膜刻蝕所述半導體襯底，以形成凹字形的雙鰭片結構；

去除所述圖案化的硬掩膜層。

示例性地，形成所述圖案化的硬掩膜層的方法包括：

在所述半導體襯底上形成硬掩膜層；

在所述硬掩膜層上形成若干間隔排列的側墻；

以所述側墻為掩膜刻蝕所述硬掩膜層，以形成圖案化的硬掩膜層。

示例性地，形成所述若干間隔排列的側墻的方法包括：

在所述硬掩膜層上形成核心；

在所述核心的側壁上形成側墻；