[發(fā)明專利]一種半導(dǎo)體器件及其制造方法、電子裝置

有效

• 申請?zhí)枺?/td>: 201710444111.5
• 申請日: 2017-06-13
• 公開（公告）號: CN109087890B
• 公開（公告）日: 2020-10-13
• 發(fā)明（設(shè)計(jì)）人: 周飛
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092;H01L29/78
• 代理公司: 北京市磐華律師事務(wù)所 11336
• 代理人: 高偉;馮永貞

本發(fā)明提供一種半導(dǎo)體器件及其制造方法、電子裝置，所述方法包括：提供半導(dǎo)體襯底，半導(dǎo)體襯底包括第一器件區(qū)域和第二器件區(qū)域，在所述第一器件區(qū)域和所述第二器件區(qū)域中均形成有鰭片和虛擬柵極結(jié)構(gòu)；在所述第二器件區(qū)域上形成間隙壁材料層，以覆蓋所述第二器件區(qū)域；在所述第一器件區(qū)域的所述虛擬柵極結(jié)構(gòu)的兩側(cè)形成第一抬升源漏；形成第一層間介電層，以覆蓋所述第一器件區(qū)域和所述第二器件區(qū)域；圖案化所述第二器件區(qū)域中的預(yù)定形成源漏的位置處的所述第一層間介電層和所述鰭片，以形成凹槽；在所述凹槽中形成第二抬升源漏。所述方法可以僅僅執(zhí)行一次對所述間隙壁材料層的蝕刻，避免了對柵極結(jié)構(gòu)的過度蝕刻，從而進(jìn)一步提高器件的性能和可靠性。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體而言涉及一種半導(dǎo)體器件及其制造方法、電子裝置。

背景技術(shù)

隨著半導(dǎo)體技術(shù)的不斷發(fā)展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實(shí)現(xiàn)的。目前，由于在追求高器件密度、高性能和低成本中半導(dǎo)體工業(yè)已經(jīng)進(jìn)步到納米技術(shù)工藝節(jié)點(diǎn)，半導(dǎo)體器件的制備受到各種物理極限的限制。

隨著CMOS器件尺寸的不斷縮小，來自制造和設(shè)計(jì)方面的挑戰(zhàn)促使了三維設(shè)計(jì)如鰭片場效應(yīng)晶體管(FinFET)的發(fā)展。相對于現(xiàn)有的平面晶體管，F(xiàn)inFET是用于20nm及以下工藝節(jié)點(diǎn)的先進(jìn)半導(dǎo)體器件，其可以有效控制器件按比例縮小所導(dǎo)致的難以克服的短溝道效應(yīng)，還可以有效提高在襯底上形成的晶體管陣列的密度，同時(shí)，F(xiàn)inFET中的柵極環(huán)繞鰭片(鰭形溝道)設(shè)置，因此能從三個(gè)面來控制靜電，在靜電控制方面的性能也更突出。

在FinFET器件制備過程中通常會在源漏區(qū)上通過外延形成抬升的源漏，以在所述溝道引入應(yīng)力，同時(shí)減小源漏外延電阻和寄生電阻。隨著尺寸的不斷縮小，相鄰器件之間的間隙壁的厚度變得更窄。

例如在SRAM器件中上拉晶體管和下拉晶體管之間的間隙壁需要部分重疊，以防止柵極在間隙壁蝕刻過程中被蝕刻兩次而引起的外延蘑菇缺陷(mushroom defect)。此外，間隙壁需要延伸至鰭片的末端，這也會影響外延工藝，從而致使器件的性能和良率降低。

鑒于上述技術(shù)問題的存在，有必要提出一種新的半導(dǎo)體器件的制造方法。

發(fā)明內(nèi)容

在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實(shí)施方式部分中進(jìn)一步詳細(xì)說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。

針對現(xiàn)有技術(shù)的不足，本發(fā)明提供了一種半導(dǎo)體器件的制造方法，所述方法包括：

提供半導(dǎo)體襯底，所述半導(dǎo)體襯底包括第一器件區(qū)域和第二器件區(qū)域，在所述第一器件區(qū)域和所述第二器件區(qū)域中均形成有鰭片和環(huán)繞所述鰭片設(shè)置的虛擬柵極結(jié)構(gòu)；

在所述第二器件區(qū)域上形成間隙壁材料層，以覆蓋所述第二器件區(qū)域；

在所述第一器件區(qū)域的所述虛擬柵極結(jié)構(gòu)的兩側(cè)形成第一抬升源漏；

形成第一層間介電層，以覆蓋所述第一器件區(qū)域和所述第二器件區(qū)域；

圖案化所述第二器件區(qū)域中的預(yù)定形成源漏的位置處的所述第一層間介電層和所述鰭片，以形成凹槽；

在所述凹槽中形成第二抬升源漏。

可選地，在形成所述第一層間介電層之后，形成所述凹槽之前，所述方法還包括去除所述虛擬柵極結(jié)構(gòu)并且形成金屬柵極結(jié)構(gòu)的步驟。

可選地，形成所述鰭片的方法包括：

提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成掩膜層；

蝕刻所述掩膜層和所述半導(dǎo)體襯底，以形成所述鰭片；

沉積隔離材料層，以覆蓋所述鰭片；