[發明專利]一種亞閾值SRAM存儲單元電路

有效

• 申請號: 201710441332.7
• 申請日: 2017-06-13
• 公開（公告）號: CN107240416B
• 公開（公告）日: 2020-05-22
• 發明（設計）人: 賀雅娟;張九柏;何進;張子驥;衣溪琳;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: G11C11/419
• 分類號: G11C11/419
• 代理公司: 成都點睛專利代理事務所(普通合伙) 51232
• 代理人: 葛啟函

一種亞閾值SRAM存儲單元電路，屬于集成電路技術領域。本發明的電路中第一PMOS管P1、第一NMOS管N1和第三NMOS管N3構成第一反相器，第二PMOS管P2、第二NMOS管N2和第四NMOS管N4構成第二反相器，用于存儲相反的數據，即存儲點Q和存儲點QB的數據；第七NMOS管N7和第八NMOS管N8用于控制讀操作，第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8用于控制寫操作；本發明的電路結合其讀寫結構，能夠有效的提高讀寫噪聲容限，達到了傳統6T SRAM存儲單元的讀噪聲容限的1.7倍，寫噪聲容限的1.41倍，可以工作在亞閾值區，降低了功耗。

技術領域

本發明涉及集成電路技術領域，特別涉及一種亞閾值SRAM存儲單元電路。

背景技術

亞閾值設計因其超低能耗的特性而逐漸被廣泛應用，特別是對SRAM這樣具有高密度集成的電路。然而，隨著電源電壓降低，使得電路進入亞閾值區，存儲單元受工藝波動影響更為顯著，結果使得存儲單元的穩定性降低甚至發生錯誤，這對存儲單元的設計有了更高的要求。

目前SRAM的主流單元為6T結構，如圖1所示為傳統的6T SRAM存儲單元電路結構示意圖，為了使6T單元具有更高的穩定性，可以優化管子的尺寸，但是優化后的6T單元若不借助讀寫輔助技術很難工作在亞閾值區。有些管子的設計具有高的讀穩定性，但是寫穩定性比較差，為了可以工作在亞閾值區，必須使用寫輔助技術，這樣無疑會加大外圍電路的復雜性。所以，設計一款高讀寫穩定性的亞閾值區SRAM存儲單元電路很有必要。

發明內容

本發明的目的，在于提供一種工作在亞閾值區的SRAM存儲單元電路，具有較高的讀寫穩定性。

本發明的技術方案為：

一種亞閾值SRAM存儲單元電路，包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第一PMOS管P1和第二PMOS管P2，

第一PMOS管P1和第二PMOS管P2的源極接電源電壓VDD，第一PMOS管P1的漏極接第一NMOS管N1的漏極、第二NMOS管N2的柵極、第四NMOS管N4的柵極、第五NMOS管N5的源極和第二PMOS管P2的柵極，第一PMOS管P1的柵極接第一NMOS管N1的柵極、第二NMOS管N2的漏極、第三NMOS管N3的柵極、第六NMOS管N6的源極和第二PMOS管P2的漏極；

第三NMOS管N3和第四NMOS管N4的源極接地電壓VSS，第三NMOS管N3的漏極接第一NMOS管N1和第七NMOS管N7的源極，第四NMOS管N4的漏極接第二NMOS管N2和第八NMOS管N8的源極；

第五NMOS管N5和第六NMOS管N6的柵極接字線WL，第七NMOS管N7和第八NMOS管N8的柵極接讀字線RWL，第六NMOS管N6和第八NMOS管N8的漏極接位線BL，第五NMOS管N5和第七NMOS管N7的漏極接位線非BLB。

具體的，所述第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8的體端均與地電壓VSS相連，第一PMOS管P1和第二PMOS管P2的體端均與電源電壓VDD相連。

本發明的有益效果為：提供了一種亞閾值SRAM存儲單元電路，結合基于該電路的讀寫方式，使得本發明具有較高的讀寫噪聲容限，可以工作在亞閾值區，從而降低了功耗；另外本發明不需要輔助技術，可以使外圍電路設計更簡單。

附圖說明

圖1為傳統的6T SRAM存儲單元電路結構示意圖。

圖2為本發明提供的一種亞閾值SRAM存儲單元電路結構示意圖。