[發明專利]一種亞閾值SRAM存儲單元電路

有效

• 申請號: 201710441332.7
• 申請日: 2017-06-13
• 公開（公告）號: CN107240416B
• 公開（公告）日: 2020-05-22
• 發明（設計）人: 賀雅娟;張九柏;何進;張子驥;衣溪琳;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: G11C11/419
• 分類號: G11C11/419
• 代理公司: 成都點睛專利代理事務所(普通合伙) 51232
• 代理人: 葛啟函

1.一種亞閾值SRAM存儲單元電路，其特征在于，包括第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)、第五NMOS管(N5)、第六NMOS管(N6)、第七NMOS管(N7)、第八NMOS管(N8)、第一PMOS管(P1)和第二PMOS管(P2)，

第一PMOS管(P1)的源極和第二PMOS管(P2)的源極接電源電壓(VDD)，第一PMOS管(P1)的漏極接第一NMOS管(N1)的漏極、第二NMOS管(N2)的柵極、第四NMOS管(N4)的柵極、第五NMOS管(N5)的源極和第二PMOS管(P2)的柵極，第一PMOS管(P1)的柵極接第一NMOS管(N1)的柵極、第二NMOS管(N2)的漏極、第三NMOS管(N3)的柵極、第六NMOS管(N6)的源極和第二PMOS管(P2)的漏極；

第三NMOS管(N3)的源極和第四NMOS管(N4)的源極接地電壓(VSS)，第三NMOS管(N3)的漏極接第一NMOS管(N1)的源極和第七NMOS管(N7)的源極，第四NMOS管(N4)的漏極接第二NMOS管(N2)的源極和第八NMOS管(N8)的源極；

第五NMOS管(N5)的柵極和第六NMOS管(N6)的柵極接字線(WL)，第七NMOS管(N7)的柵極和第八NMOS管(N8)的柵極接讀字線(RWL)，第六NMOS管(N6)的漏極和第八NMOS管(N8)的漏極接位線(BL)，第五NMOS管(N5)的漏極和第七NMOS管(N7)的漏極接位線非(BLB)；

其中所述讀字線(RWL)在所述亞閾值SRAM存儲單元電路保持數據期間為低電平，寫數據和讀數據期間為高電平。

2.根據權利要求1所述的亞閾值SRAM存儲單元電路，其特征在于，所述第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)、第五NMOS管(N5)、第六NMOS管(N6)、第七NMOS管(N7)和第八NMOS管(N8)的體端均與地電壓(VSS)相連，第一PMOS管(P1)和第二PMOS管(P2)的體端均與電源電壓(VDD)相連。