[發明專利]半導體裝置封裝及其制造方法

有效

• 申請號: 201710440385.7
• 申請日: 2017-06-12
• 公開（公告）號: CN109037167B
• 公開（公告）日: 2020-08-28
• 發明（設計）人: 林季民;廖明文;黃俊穎
• 申請（專利權）人: 環旭電子股份有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/60
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 李琳

本發明揭示一種半導體裝置封裝，其包含襯底、至少一個組件、封裝本體、電磁干擾EMI屏蔽及導電柱。組件位于所述襯底的表面上。封裝本體包封所述至少一個組件。電磁干擾EMI屏蔽適形地形成在所述封裝本體上。導電柱貫穿所述封裝本體以將所述電磁干擾EMI屏蔽電連接至所述襯底的接地電觸點。

技術領域

本發明大體來說涉及半導體裝置封裝及其制造方法。更特定來說，本發明涉及具有電磁干擾屏蔽的半導體裝置封裝及其制造方法。

背景技術

半導體裝置已漸進地變得較復雜，至少部分地由對增強處理速度及較小大小的需求促進。雖然增強處理速度及較小大小的益處明顯，但半導體裝置的這些特性也可形成挑戰。特定來說，越高的時鐘速度可涉及信號層級間越頻繁的轉變，此繼而可以更高頻率或更短波長導致較高位準的電磁發射。電磁發射可從源半導體裝置輻射，且可入射于相鄰半導體裝置上。如果到達相鄰半導體裝置的電磁輻射的位準足夠高，那么這些輻射可不利地影響相鄰半導體裝置的操作。此現象有時被稱作電磁干擾(EMI)。

減少EMI的一種方式為屏蔽內半導體裝置封裝的源半導體裝置或源半導體裝置。特定來說，可通過包含經電接地且被固定到封裝的外部的導電外殼或殼體來實現屏蔽。在來自封裝內部的電磁發射擊中外殼的內表面時，這些發射的至少一部分可電短路，借此減少可通過外殼的發射位準(且不利地影響在外殼的外部的半導體裝置)。同樣地，在電磁發射擊中外殼的外表面時，可發生類似電短路以減少半導體裝置上外殼內的EMI。

發明內容

在一或多個實施例中，一種半導體裝置封裝，其包含襯底、至少一個組件、封裝本體、電磁干擾EMI屏蔽及導電柱。組件位于所述襯底的表面上。封裝本體包封所述至少一個組件。電磁干擾EMI屏蔽適形地形成在所述封裝本體上。導電柱貫穿所述封裝本體以將所述電磁干擾EMI屏蔽電連接至所述襯底的接地電觸點。

在一或多個實施例中，一種于半導體裝置封裝內形成導電柱的方法包括：(a)測量或仿真所述半導體裝置封裝內的共振頻率；(b)測量或仿真所述半導體裝置封裝內電場的分布情況；及(c)將所述導電柱形成于所述半導體裝置封裝內電場最強的區域或鄰近電場最強的區域。

附圖說明

圖1說明根據本發明的實施例的通信模塊的布局圖。

圖1A說明根據本發明的實施例的半導體裝置封裝。

圖2說明根據本發明的實施例的半導體裝置封裝。

圖3A及3B標繪根據本發明的實施例的半導體裝置封裝的頻率響應。

圖4A及4B標繪根據本發明的實施例的半導體裝置封裝的頻率響應。

圖5說明根據本發明的實施例的形成導電柱的流程。

圖6A、6B、6C、6D及6E說明根據本發明的實施例的形成導電柱的流程。

貫穿圖式及詳細描述使用共同參考編號來指示相同或類似組件。本發明從結合附圖進行的以下詳細描述將更顯而易見。

具體實施方式

如本文中所使用，除非上下文另有明確指示，否則單數術語“一個(a)”、“一個(an)”和“所述”可包含復數對象。

如本文中所使用，相對術語，例如，“內”、“內部”、“外”、“外部”、“頂部”、“底部”、“前”、“后”、“上部”、“向上”、“下部”、“向下”、“垂直”、“垂直地”、“側向”、“側向地”、“在…上面”及“在…下面”是指一組組件相對于彼此的定向；此定向是根據圖式，而非制造或使用期間所需要。